| 摘要 |
<p>본 발명에 따르면, 채널 영역에 인접한 드레인 영역 및 소스 영역을 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor: MOSFET)가 제공된다. 상기 MOSFET에 있어서, 게이트 산화물은 상기 채널 영역 상에 위치하고, 수직 측벽을 구비한 게이트 전도체는 상기 게이트 산화물 상에 위치한다. 상기 MOSFET는 문턱 조절 주입물 영역 및/또는 펀치 쓰루(punch through) 주입물 영역 ― 상기 문턱 조절 주입물 영역 및/또는 펀치 쓰루 주입물 영역은 상기 게이트 전도체에 대해 배열되고 상기 게이트 전도체의 하부의 범위에 국한됨 ― 을 더 포함한다. 그와 같은 MOSFET를 제조하는 방법은 반도체 구조체 상에 유전체 스택을 형성하는 단계와, 형성될 게이트 홀의 측면 크기 및 형상을 갖는 상기 유전체 스택 상에 에칭 윈도우를 정의하는 단계와, 반응성 이온 에칭(reactive ion etching: RIE)을 이용하여 상기 에칭 윈도우를 상기 유전체 스택 내에 전사함으로써 상기 유전체 스택 내에 상기 게이트 홀을 정의하는 단계와, 상기 게이트 홀을 통해 문턱 조절 도펀트 및/또는 펀치 쓰루 도펀트를 주입하는 단계와, 상기 게이트 홀을 충진하는 게이트 전도체를 증착하는 단계와, 상기 게이트 홀을 둘러싸는 상기 반도체 구조체의 일부를 덮는 상기 게이트 전도체를 제거하는 단계와, 상기 유전체 스택의 적어도 일부를 제거하는 단계를 포함한다. 또한, 본 발명은 MOSFET을 형성하는 방법에 관한 것으로서, 반도체 구조체 상에 유전체 스택을 형성하는 단계와, 유전체 스택 상에 에칭 윈도우를 정의하는 단계와, 반응성 이온 에칭(reactive ion etching: RIE) 공정을 사용하여 에칭 윈도우를 유전체 스택 내부로 전사하여 유전체 스택 내에 게이트 홀을 정의하는 단계와, 측벽층을 증착하는 단계와, 게이트 홀과 유전체 스택의 수평 표면에서 측벽층을 제거하므로써 측벽 스페이서를 잔류시켜 게이트 홀의 측면 크기를 줄이는 단계와, 게이트 전도체를 증착하여 게이트 전도체로 게이트 홀을 충진시키는 단계와, 게이트 홀을 둘러싸는 반도체 구조체 일부분을 덮는 게이트 전도체를 제거하는 단계와, 유전체 스택의 적어도 일부를 제거하는 단계와, 측벽 스페이서를 제거하는 단계를 포함한다. 또한, 본 발명은 채널 영역을 둘러싸는 드레인 영역과 소스 영역을 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor : MOSFET)에 관한 것이다. 얇은 게이트 산화물은 채널 영역 위에 위치하고, 수직 측벽(vertical side wall)을 구비하는 게이트 전도체는 이 게이트 산화물 위에 위치한다. 소스 영역과 채널 영역, 드레인 영역과 채널 영역 사이의 계면은 계단상(abrupt)이다. 이러한 FET은, 적어도 하나의 패드 산화물층(pad oxide layer)을 포함하는 반도체 구조체 상에 유전체 스택을 형성하는 단계와, 형성될 게이트 기둥의 측면 크기, 형상과 동일한 크기, 형상을 갖는 에칭 윈도우를 정의하는 단계와, 반응성 이온 에칭(RIE) 공정을 이용하여 에칭 윈도우를 유전체 스택 안으로 전사함으로써 유전체 스택 내에 게이트 홀을 정의하는 단계와, 게이트 전도체가 게이트 홀을 채우도록 게이트 전도체를 증착하는 단계와, 게이트 홀을 둘러싸는 유전체 스택의 일부분을 덮는 게이트 전도체를 제거하는 단계와, 수직 측벽을 구비하는 게이트 기둥이 드러나도록(set free) 유전체 스택의 적어도 일부분을 제거하는 단계를 포함하는 방법에 의해 제작할 수 있다.</p> |
