| 主权项 |
1.一种半导体记忆元件之资料传输线,该资料传输 线包括: 第一中继器,接收第一和第二资料并且具有第一和 第二输出线; 第二中继器,接收第三和第四资料并且具有第三和 第四输出线; 第一门闩开关,在读取动作中使用之栏位址之起始 位址为偶数位址时运作;以及 第二门闩开关,在读取动作中使用之栏位址之起始 位址为奇数位址时运作, 其中,第一和第二中继器之运作系受到依起始位址 所决定之控制信号的控制, 第一笔资料经由第一输出线传输,第二笔资料经由 第二输出线传输,第三笔资料经由第三输出线传输 ,第四笔资料经由第四输出线传输,当起始位址为 偶数时,第一门闩转换器经由第一和第三输出线接 收资料,第二门闩转换器经由第二和第四输出线接 收资料,且 第一笔资料经由第二输出线传输,第二笔资料经由 第一输出线传输,第三笔资料经由第四输出线传输 ,第四笔资料经由第三输出线传输,当起始位址为 奇数时,第一门闩转换器经由第二和第四输出线接 收资料,第二门闩转换器经由第二和第四输出线接 收资料。 2.如申请专利范围第1项之资料传输线,其中接收第 一至第四笔资料之资料传输线包含第一和第二线, 两者分别配列于不同层。 3.如申请专利范围第1项之资料传输线,其中第一门 闩开关依序输出传输于其中之资料,与用于记忆元 件之时脉的上升缘同步,第二门闩开关依序输出传 输于其中之资料,与用于记忆元件之时脉的下降缘 同步。 4.一种半导体记忆元件之资料传输线,该资料传输 线包括: 包含第一和第二线之数条资料传输线,分别配列于 不同层。 5.一种半导体记忆元件之资料传输线,该资料传输 线包括: 第一中继器,经由第一资料线接收第一笔资料,以 致于选择性的将该资料传输到对应偶数位址之第 一路径,或对应奇数位址之第二路径; 第二中继器,经由第二资料线接收第二笔资料,以 致于选择性的将该资料传输到对应偶数位址之第 一路径,或对应奇数位址之第二路径; 一产生第一路径使致能区段之偶数控制信号;以及 一产生第二路径使致能区段之奇数控制信号。 6.如申请专利范围第5项之资料传输线,其中第一和 第二中继器包含写入驱动,分别能回应促进写入控 制信号。 7.如申请专利范围第5项之资料传输线,又包含第一 门闩开关,在读取动作过程中所施行之栏位址之起 始位址为偶数时运作;及第二门闩开关,在读取动 作过程中所施行之栏位址之起始位址为奇数时运 作。 8.如申请专利范围第7项之资料传输线,其中第一和 第二资料线分别被配列于各层。 9.一种半导体记忆元件之资料传输线,该资料传输 线包括: 连接第一资料线之第一中继器,包含第一路径使致 能以回应偶数控制信号,及第二路径使致能以回应 奇数控制信号;以及 连接第二资料线之第二中继器,包含第一路径使致 能以回应偶数控制信号,及第二路径使致能以回应 奇数控制信号,其中第一和第二资料线被配列于不 同层。 10.如申请专利范围第9项之资料传输线,其又包含 一第一路径使致能区段之偶数控制信号,及一第二 路径使致能区段之奇数控制信号。 11.如申请专利范围第10项之资料传输线,其又包含 第一门闩开关,在读取动作过程中所施行之栏位址 之起始位址为偶数时运作;及第二门闩开关,在读 取动作过程中所施行之栏位址之起始位址为奇数 时运作,其中第一和第二中继器分别连接第一和第 二门闩开关。 图式简单说明: 第1图显示习见资料传输线(GIO_0到GIO_N)之配列构图 ; 第2图显示另一个习见资料传输线之配列构图; 第3图显示一习见之连接资料传输线之中继器的电 路图; 第4图系第3图所示之使用中继器传输资料之习见 倍速资料传输(DDR)同步动态随机存取记忆体(SDRAM) 的资料传输路径结构视图; 第5图系根据本发明之一具体实施例显示具有中继 器之资料传输线结构; 第6图系根据本发明之一具体实施例显示具开关功 能和中继器功能之中继器的电路图; 第7图系显示控制信号产生单元之电路图,其中该 控制信号产生单元产生控制信号(RD_EVEN和RD_ODD)以 控制中继器之运作; 第8图系根据本发明之一具体实施例显示资料传输 线(GIO_0至GIO_N)之配列构图; 第9图显示于第8图所示之资料传输线配列之侧面 视图。 |
