| 主权项 |
1.一种半导体积体电路装置,包括: 记忆元件,其藉由电性上已不可逆地使元件特性发 生变化而使资讯被程式化, 状态检测电路,其在构造上使已不可逆地变化后之 记忆元件的状态可与未变化的状态相区别以进行 检测,以及 控制电路,其构成可使状态检测电路的检测能力发 生变化; 熔丝资料暂存器,用以储存该记忆元件中要被程式 化的资料; 比较电路,用以比较该熔丝资料暂存器中已程式化 的资讯以及藉由该状态检测电路而由记忆元件中 所读出的资讯,以输出一种一致/不一致的比较结 果,并且对该比较结果不一致时的位元个别地特定 成不良位元,而已特定的不良位元的资讯,对该记 忆元件进行再程式化。 2.如申请专利范围第1项所述之半导体积体电路装 置,其中状态检测电路使记忆元件的电阻値变换成 相对应的位准的电压,以变换后的电压来与参考电 压相比较,以检出该记忆元件的状态。 3.如申请专利范围第2项所述之半导体积体电路装 置,其中该控制电路藉由使该参考电压发生变化, 以变化该状态检测电路的检测能力。 4.如申请专利范围第2项所述之半导体积体电路装 置,其中该控制电路藉由流过该记忆元件的电流使 电容充电或放电的时间发生变化,以变化该状态检 测电路的检测能力。 5.如申请专利范围第1项所述之半导体积体电路装 置,其中该控制电路藉由状态检测电路中验证感测 时的边际成为较在通常感测时还小。 6.一种半导体积体电路装置,包括: 记忆元件,其中具备多个记忆体方块,各该记忆体 方块包含记忆元件,其藉由电性不可逆地使元件特 性改变化而使资讯被程式化;以及状态检测电路, 其架构成用以对与未变化状态可区别的记忆元件 的不可逆变化状态进行检测; 第1控制电路,具备多个控制方块,其分别一对一对 应于各该记忆体方块而设置,各该控制方块控制着 相对应的该记忆体方块的该记忆元件的操作,且改 变该状态检测电路的能力,以侦测一被缺陷地程式 化的位元;以及 第2控制电路,依据一输入指令,以产生控制该第1控 制电路之操作的信号。 7.如申请专利范围第6项所述之半导体积体电路装 置,其中各该记忆体方块更包括:熔丝资料暂存器, 其载入该记忆元件中应程式化的资料和状态检测 电路的输出信号中的一种;以及程式化控制暂存器 ,其载入一种对该记忆元件的程式化进行控制的资 料。 8.如申请专利范围第7项所述之半导体积体电路装 置,其中熔丝资料暂存器含有多数个正反器,程式 化控制暂存器含有多数个正反器。 9.如申请专利范围第6项所述之半导体积体电路装 置,其中该记忆元件为电性熔丝,其一个电极被施 加以程式化电压;该电性熔丝更包括: 第1N通道MOS电晶体,具有电流路径,其一端连接至该 电性熔丝的另一电极;及闸极,施加一电压,用以控 制该电流路径另一端的电压;以及 第2N通道MOS电晶体,具有电流路径,其一端连接至该 第1MOS电晶体的该电流路径的另一端,另一端连接 至接地点;及闸极,施加一程式化讯号,用以程式化 该电性熔丝。 10.如申请专利范围第9项所述之半导体积体电路装 置,其中该电性熔丝为一薄闸极氧化型的P通道MOS 电晶体,其具有源极、汲极与背面闸极,其中程式 化电压施加在该背面闸极;该第一N通道MOS电晶体 与该第二N通道MOS电晶体为厚闸极氧化型。 11.如申请专利范围第6项所述之半导体积体电路装 置,其中该记忆元件为电性熔丝,其一个电极被施 加以程式化电压,该记忆元件更包括: N通道MOS电晶体,具有一电流路径,一端连接到该电 性熔丝的另一电极,另一端连接到接地点,并且具 有一闸极,其施加一程式化讯号,用以对该电性熔 丝进行程式化。 12.如申请专利范围第11项所述之半导体积体电路 装置,其中该电性熔丝为一薄闸极氧化型的P通道 MOS电晶体,其具有源极、汲极与背面闸极,其中程 式化电压施加在该背面闸极;该第一N通道MOS电晶 体与该第二N通道MOS电晶体为厚闸极氧化型。 13.如申请专利范围第6项所述之半导体积体电路装 置,其中状态检测电路包含差动感测放大器,其使 记忆元件的电阻値变换成相对应的位准的电压,且 以变换后的电压来与参考电压相比较。 14.如申请专利范围第13项所述之半导体积体电路 装置,其中该感测放大器更包括第1输入端,其中该 第1MOS电晶体和该第2MOS电晶体的连接点的电压供 给至该第1输入端;以及第2输入端,其中由基准电压 产生电路所输出的基准电压供给至该第2输入端, 并且比较已变换的电压和该基准电压,放大电压差 且输出被放大的差动放大信号。 15.如申请专利范围第6项所述之半导体积体电路装 置,其中该第1控制电路中的各控制方块包括:第1正 反器,其输出重置信号,用以从一对应记忆体方块 的电性熔丝中读出资料;第2正反器,其输出该感测 放大器的致能信号;延迟电路,其使第2正反器的输 出信号延迟,并且提供延迟的信号给该感测放大器 ;以及基准电压产生电路,其受到该第2正反器的该 输出信号所控制,以提供基准电压用至该感测放大 器。 16.如申请专利范围第15项所述之半导体积体电路 装置,其中该基准电压产生电路藉由MOS电容电荷共 有,将一输入数位信号变换成相对应的类比电压。 17.如申请专利范围第15项所述之半导体积体电路 装置,其中该第2控制电路更包括: 逻辑电路,接收一指令; 时脉产生电路,其对回应于是指示该逻辑电路所输 出的感测动作用的输出信号,产生时脉信号; 第1控制器,其依据指示该逻辑电路所输出的感测 动作用的该输出信号以及由该时脉产生电路所供 给的该时脉信号,控制该第1正反器的动作; 计数器,其回应于该第1控制器的输出信号,对该时 脉产生电路所供给的该时脉信号进行计; 第2控制器,其依据该计数器的计数値以及由该时 脉产生电路所供给的该时脉信号,控制该第2正反 器的动作; 第1多工器,其受控于指示该逻辑电路所输出的验 证动作用的输出信号,以提供初期値给该计数器; 以及 第2多工器,其受控于指示该逻辑电路所输出的验 证动作用的该输出信号,以将设定该基准电压用的 数位信号提供给该基准电压产生电路。 18.一种半导体积体电路装置的程式化方法,其在通 常的读出动作中,藉由对与未变化的状态可区别的 不可逆地已变化的记忆元件的状态进行检测,以从 记忆元件读出资讯,该程式化方法包含以下的步骤 : 将要被程式化的资料储存在熔丝资料暂存器; 藉由电性不可逆地改变元件特性,对记忆元件中的 资讯进行程式化; 藉由使检测能力低于通常读出动作,藉由检测可与 未变化的状态区别之记忆元件的电性不可逆改变 状态,从该记忆元件中读取资讯; 比较该熔丝资料暂存器中的该资讯以及从该记忆 元件读出的该资讯,输出比较结果,以指示一致/不 一致; 个别地将该比较结果指示为不一致的位元,指定为 不良位元;以及 依据该指定的该不良位元的资讯,对该记忆元件再 程式化。 19.如申请专利范围第18项所述之半导体积体电路 装置的程式化方法,其中更具备一步骤,其在该记 忆元件中的资讯被程式化之前,重置该记忆元件的 记忆节点。 20.如申请专利范围第18项所述之半导体积体电路 装置的程式化方法,其中在由该记忆元件读出资讯 是检出具有边际特性的位元以作为不良位元。 21.如申请专利范围第18项所述之半导体积体电路 装置的程式化方法,其中在由该记忆元件读出资讯 是藉由改变状态检测电路的参考电压,以改变该状 态检测电路的检测能力,而执行。 22.如申请专利范围第18项所述之半导体积体电路 装置的程式化方法,其中在由该记忆元件读出资讯 是藉由该记忆元件中流过的电流使电容充电或放 电的时间发生变化,以使状态检测电路的检测能力 发生变化,而执行。 23.一种半导体积体电路装置,包括: 记忆元件,其藉由电性上已不可逆地使元件特性发 生变化而使资讯被程式化; 状态检测电路,其在构造上使已不可逆地变化后之 记忆元件的状态可与未变化的状态相区别以进行 检测;以及 控制电路,其构成可使状态检测电路的检测能力发 生变化, 其中该控制电路藉由状态检测电路中验证感测时 的边际成为较在通常感测时还严,以检出边际特性 的位元而作为不良位元。 图式简单说明: 图1系绘示本发明的实施形式中的半导体积体电路 装置,其系一种已将OTP记忆体以及与OTP记忆体的程 式化和感测动作有关的周边电路抽出后的方块图 。 图2系图1所示的电路中之记忆体方块的详细的构 成例。 图3系图1和图2中OTP记忆体单元和感测放大器的具 体的构成之电路图。 图4系图1中所示电路之基准电压产生电路的具体 的构成之电路图。 图5系本发明的实施形式中OTP记忆体的程式化方法 说明用的流程图。 图6系图1所示的电路中记忆体方块以4段堆积而成 时显示通常的感测动作用的时序图。 图7系图2中所示的感测放大器中已闩锁的电性熔 丝的记忆资料读出至外部时的各信号的时序图。 图8系图2中所示的电性熔丝中进行程式化时的各 信号的时序图。 图9系显示图1至图4所示的半导体积体电路装置中 之程式化动作的时序图。 |
