串行总线加速电路

摘要

本发明公开了一种串行总线加速电路，该电路包括用于检测由某个器件输出到串行总线的相继的数据的值是否相同的数据模式检测装置(28，30)，和当数据模式检测装置检测到相继的数据值相同时增加输出到串行总线的时钟频率的时钟信号变频装置(32)。通过利用在数据值不变时可以忽略数据的有效延迟时间和转换时间这一事实，可以提高时钟频率并相应地增加数据传输速率。

主权项

1．一种用于增加串行总线的数据传输速率的串行总线加速电路，该总线上接有若干个器件并且利用两根信号线以与时钟信号同步的方式进行串行数据传输，其特征在于上述串行总线加速电路包括：数据模式检测装置(28,30)，用于检测其中某一个器件向数据总线输出的相继的数据是否具有相同的值，和时钟信号变频装置(32)，用于当上述数据模式检测装置检测到相继输出的数据的值相同时提高输出到串行总线的时钟频率。