| 主权项 |
1.一种半导体记忆元件,包含:与任何从外部输入之第一时脉和伴随该第一时脉输入之第二和第三时脉同时产生和输出的第一同步讯号产生电路装置;将该第一同步讯号延迟一指定的时间区间且输出当作第二同步讯号之结果的第一延迟电路装置;闩锁该第二同步讯号之第一闩电路装置;闩锁该第一同步讯号之第二闩电路装置;以及检测分别闩锁该第二同步讯号和第一同步讯号之该第一和第二闩电路装置的第三闩电路装置,而且闩锁此检测;其中该第三闩电路装置之输出控制一导线电路。2.如申请专利范围第1项之半导体记忆元件,其中该第三闩电路检测分别闩锁该第二同步讯号和该第一同步讯号之该第一和第二闩电路装置,然后重置。3.如申请专利范围第1项或第2项之半导体记忆元件,还包含一在完成与该第一时脉同时产生之该第一同步讯号产生后,输出致能的第一控制讯号的第一控制讯号产生电路装置;其中该第一和第二闩电路装置仅在致能该第一控制讯号之后分别闩锁第二和第一同步讯号。4.如申请专利范围第1项之半导体记忆元件,还包含:将该第三闩电路装置之输出延迟一指定时间区间,然后输出当作第三同步讯号之结果的第二延迟电路装置;闩锁该第三同步讯号之第四闩电路装置;闩锁与该第三时脉同时产生之该第一同步讯号的第五闩电路装置;及检测分别闩锁该第三同步讯号和该第一同步讯号之该第四和第五闩电路装置的第六闩电路装置,而且闩锁此检测;其中该第六闩电路装置之输出控制一导线电路。5.如申请专利范围第4项之半导体记忆元件,其中该第六闩电路装置检测分别闩锁该第三同步讯号和该第一同步讯号之该第四和第五闩电路装置,然后重置。6.如申请专利范围第4项之半导体记忆元件,还包含完成与该第二时脉同时产生之该第一同步讯号产生后,输出致能的第二控制讯号的第二控制讯号产生电路装置;其中该第四和第五闩电路装置仅在致能该第二控制讯号之后分别闩锁该第三和该第一同步讯号。7.如申请专利范围第4项之半导体记忆元件,包含透过操作模式,利用前级之同步讯号将该第二和第四闩电路装置保持在产生之相同状态的逻辑。8.如申请专利范围第1项之半导体记忆元件,其中该第一和第二闩电路装置之闩锁系由该第三闩电路装置之输出重置。9.如申请专利范围第4项之半导体记忆元件,其中该第四和第五闩电路装置之闩锁系由该第六闩电路装置之输出重置。10.如申请专利范围第1项之半导体记忆元件,还包含输入该第三闩电路装置之输出且产生第四同步讯号的第二同步讯号产生电路装置,其中该第四同步讯号控制一导线电路且重置该第三闩电路装置之闩锁。11.如申请专利范围第4项之半导体记忆元件,还包含输入该第六闩电路装置之输出且产生第五同步讯号的第三同步讯号产生电路装置,其中此第五同步讯号控制一导线电路且重置该第六闩电路装置之闩锁。图式简单说明:第一图为以前技术之半导体记忆元件范例的电路图。第二图为示于第一图之以前技术范例的操作波形图。第三图为示于第一图之以前技术范例的操作波形图。第四图为本发明之半导体记忆元件第一实施例的电路图。第五图为示于第四图之实施例的导线控制电路15B之电路图。第六图为示于第四图之实施例的操作波形图。第七图为示于第四图之实施例的操作波形图。第八图为示于第四图之实施例的操作波形图。第九图为本发明之半导体记忆元件第二实施例的电路图。第十图为示于第十图之实施例的操作波形图。 |
