| 主权项 |
1.一种限压位元线隔离电路,选择性地将个别连结至多个动态随机存取记忆体单元之原本位元线之第一部份和互补位元线之第一部份连接或不连接至原本位元线之第二部份和互补位元线之第二部份,其中一锁住感测放大器和预先充电与等化电路连接于原本位元线之第二部份和互补位元线之第二部份之间,此前述的限压位元线隔离电路包括:a)第一导通型态之第一金氧半电晶体,其具有连接至原本位元线之第一部份之汲极,连接至第一隔离控制电路之闸极,此前述的第一隔离控制电路将提供一足以导通前述的第一导通型态之第一金氧半电晶体的第一致动控制电压,以及一源极;b)第一导通型态之第二金氧半电晶体,其具有连接至互补位元线之第一部份之汲极,连接至第一隔离控制电路之闸极,此前述的第一隔离控制电路将提供一足以导通前述的第一导通型态之第二金氧半电晶体的第二致动控制电压,以及一源极;c)第二导通型态之第一金氧半电晶体,其具有连接至原本位元线之第二部份之汲极,连接至第二隔离控制电路之闸极,此前述的第二隔离控制电路将提供一足以导通前述的第二导通型态之第一金氧半电晶体的第三致动控制电压,以及一连接到第一导通型态之第一金氧半电晶体源极之源极;以及d)第二导通型态之第二金氧半电晶体,其具有连接至互补位元线之第二部份之汲极,连接至第二隔离控制电路之闸极,此前述的第二隔离控制电路将提供一足以导通前述的第二导通型态之第二金氧半电晶体的第四致动控制电压,以及一连接到第一导通型态之第二金氧半电晶体源极之源极。2.如申请专利范围第1项所述之限压位元线隔离电路更包括:a)第一导通型态之第三金氧半电晶体,其具有连接至原本位元线之第二部份之源极,连接至原本位元线之第一部份之汲极,以及连接至第三隔离控制电路之闸极,此前述的第三隔离控制电路将于连结到前述的原本位元线之前述的第一部分被选定的动态随机存取记忆体单元的写入时间与恢复时间内,提供第五致动控制电压以导通前述的第一导通型态之第三金氧半电晶体;以及b)第一导通型态之第四金氧半电晶体,其具有连接至互补位元线之第二部份之源极,连接至互补位元线之第一部份之汲极,以及连接至第三隔离控制电路之闸极,此前述的第三隔离控制电路将于连结到前述的互补位元线之前述的第一部分被选定的动态随机存取记忆体单元的写入时间与恢复时间内,提供第六致动控制电压以导通前述的第一导通型态之第四金氧半电晶体。3.如申请专利范围第1项所述之限压位元线隔离电路,其中第一致动控制电压位准,第二致动控制电压位准,第三致动控制电压位准和第四致动控制电压位准,将各有电压位准,已使得当前述的锁住感测放大器接近第一致动控制电压位准,第二致动控制电压位准,第三致动控制电压位准和第四致动控制电压位准一个临界电压时,第一导通型态之第一和第二金氧半电晶体以及第二导通型态之第一和第二金氧半电晶体将关闭以限制前述的原本和互补位元线之前述的第一部份之电压摆荡。4.如申请专利范围第2项所述之限压位元线隔离电路,其中第一致动控制电压位准,第二致动控制电压位准,第三致动控制电压位准和第四致动控制电压位准,将各有电压位准,已使得当前述的锁住感测放大器接近第一致动控制电压位准,第二致动控制电压位准,第三致动控制电压位准和第四致动控制电压位准一个临界电压时,第一导通型态之第一和第二金氧半电晶体以及第二导通型态之第一和第二金氧半电晶体将关闭以限制前述的原本和互补位元线之前述的第一部份之电压摆荡。5.如申请专利范围第4项所述之限压位元线隔离电路,其中第五和第六致动控制电压将于写入与恢复时间内导通第一导通型态之第三和第四金氧半电晶体,以容许原本和互补位元线的第一部份被驱动至原本和互补位元线的第二部份上所呈现的电位,以完整地将电荷放入前述所选定的动态随机存取记忆体单元。6.一种限压位元线隔离电路,选择性地将个别连结至多个动态随机存取记忆体单元之原本位元线之第一部份和互补位元线之第一部份连接或不连接至原本位元线之第二部份和互补位元线之第二部份,其中一锁住感测放大器和预先充电与等化电路连接于原本位元线之第二部份和互补位元线之第二部份之间,此前述的限压位元线隔离电路包括:a)第一导通型态之第一金氧半电晶体,其具有连接至原本位元线之第一部份之汲极,连接至第一隔离控制电路之闸极,此前述的第一隔离控制电路将提供一足以导通前述的第一导通型态之第一金氧半电晶体的第一致动控制电压,以及一源极;b)第一导通型态之第二金氧半电晶体,其具有连接至互补位元线之第一部份之汲极,连接至第一隔离控制电路之闸极,此前述的第一隔离控制电路将提供一足以导通前述的第一导通型态之第二金氧半电晶体的第二致动控制电压,以及一源极;c)第二导通型态之第一金氧半电晶体,其具有连接至原本位元线之第二部份之汲极,连接至第二隔离控制电路之闸极,此前述的第二隔离控制电路将提供一足以导通前述的第二导通型态之第一金氧半电晶体的第三致动控制电压,以及一连接到第一导通型态之第一金氧半电晶体源极之源极;d)第二导通型态之第二金氧半电晶体,其具有连接至互补位元线之第二部份之汲极,连接至第二隔离控制电路之闸极,此前述的第二隔离控制电路将提供一足以导通前述的第二导通型态之第二金氧半电晶体的第四致动控制电压,以及一连接到第一导通型态之第二金氧半电晶体源极之源极;e)第一导通型态之第三金氧半电晶体,其具有连接至原本位元线之第二部份之源极,连接至原本位元线之第一部份之汲极,以及连接至第三隔离控制电路之闸极,此前述的第三隔离控制电路将于连结到前述的原本位元线之前述的第一部分被选定的动态随机存取记忆体单元的写入时间与恢复时间内,提供第五致动控制电压以导通前述的第一导通型态之第三金氧半电晶体;以及f)第一导通型态之第四金氧半电晶体,其具有连接至互补位元线之第二部份之源极,连接至互补位元线之第一部份之汲极,以及连接至第三隔离控制电路之闸极,此前述的第三隔离控制电路将于连结到前述的互补位元线之前述的第一部分被选定的动态随机存取记忆体单元的写入时间与恢复时间内,提供第六致动控制电压以导通前述的第一导通型态之第四金氧半电晶体。7.如申请专利范围第6项所述之限压位元线隔离电路,其中第一致动控制电压位准,第二致动控制电压位准,第三致动控制电压位准和第四致动控制电压位准,将各有电压位准,已使得当前述的锁住感测放大器接近第一致动控制电压位准,第二致动控制电压位准,第三致动控制电压位准和第四致动控制电压位准一个临界电压时,第一导通型态之第一和第二金氧半电晶体以及第二导通型态之第一和第二金氧半电晶体将关闭以限制前述的原本和互补位元线之前述的第一部份之电压摆荡。8.如申请专利范围第6项所述之限压位元线隔离电路,其中第五和第六致动控制电压将于写入与恢复时间内导通第一导通型态之第三和第四金氧半电晶体,以容许原本和互补位元线的第一部份被驱动至原本和互补位元线的第二部份上所呈现的电位,以完整地将电荷放入前述所选定的动态随机存取记忆体单元。9.一种用来保留数位资料之动态随机存取记忆体阵列包括:a)排列成多列及多栏之多个动态随机存取记忆体单元;b)数条字线,其中每条字线均连接至每个动态随机存取记忆体单元栏上;c)多对位元线,其中每对位元线包含一条原本位元线和一条互补位元线,每对位元线均连接至每个动态随机存取记忆体单元列上;d)数个感测放大器,其中每个感测放大器连接于每对位元线的原本和互补位元线之;e)数个预先充电与等化电路,其中每个预先充电与等化电路连接于每对位元线之间,以对每对位元线之部分预先充电至大约为电源供应电压一半之参考电压位准并等化预先充电过程中位元线部分间任何的电压变化;以及f)一限压位元线隔离电路,以选择性地将个别连结至多个动态随机存取记忆体单元之原本位元线之第一部份和互补位元线之第一部份连接或不连接至原本位元线之第二部份和互补位元线之第二部份,其中一锁住感测放大器和预先充电与等化电路连接于原本位元线之第二部份和互补位元线之第二部份之间,此前述的限压位元线隔离电路包括:第一导通型态之第一金氧半电晶体,其具有连接至原本位元线之第一部份之汲极,连接至第一隔离控制电路之闸极,此前述的第一隔离控制电路将提供一足以导通前述的第一导通型态之第一金氧半电晶体的第一致动控制电压,以及一源极;第一导通型态之第二金氧半电晶体,其具有连接至互补位元线之第一部份之汲极,连接至第一隔离控制电路之闸极,此前述的第一隔离控制电路将提供一足以导通前述的第一导通型态之第二金氧半电晶体的第二致动控制电压,以及一源极;第二导通型态之第一金氧半电晶体,其具有连接至原本位元线之第二部份之汲极,连接至第二隔离控制电路之闸极,此前述的第二隔离控制电路将提供一足以导通前述的第二导通型态之第一金氧半电晶体的第三致动控制电压,以及一连接到第一导通型态之第一金氧半电晶体源极之源极;以及第二导通型态之第二金氧半电晶体,其具有连接至互补位元线之第二部份之汲极,连接至第二隔离控制电路之闸极,此前述的第二隔离控制电路将提供一足以导通前述的第二导通型态之第二金氧半电晶体的第四致动控制电压,以及一连接到第一导通型态之第二金氧半电晶体源极之源极。10.如申请专利范围第9项所述之动态随机存取记忆体阵列,其中的限压位元线隔离电路更包括:a)第一导通型态之第三金氧半电晶体,其具有连接至原本位元线之第二部份之源极,连接至原本位元线之第一部份之汲极,以及连接至第三隔离控制电路之闸极,此前述的第三隔离控制电路将于连结到前述的原本位元线之前述的第一部分被选定的动态随机存取记忆体单元的写入时间与恢复时间内,提供第五致动控制电压以导通前述的第一导通型态之第三金氧半电晶体;以及b)第一导通型态之第四金氧半电晶体,其具有连接至互补位元线之第二部份之源极,连接至互补位元线之第一部份之汲极,以及连接至第三隔离控制电路之闸极,此前述的第三隔离控制电路将于连结到前述的互补位元线之前述的第一部分被选定的动态随机存取记忆体单元的写入时间与恢复时间内,提供第六致动控制电压以导通前述的第一导通型态之第四金氧半电晶体。11.如申请专利范围第9项所述之动态随机存取记忆体阵列,其中该限压位元线隔离电路中第一致动控制电压位准和第二致动控制电压位准将各有电压位准,已使得当前述的锁住感测放大器接近第一致动控制电压位准和第二致动控制电压位准一个临界电压时,第一导通型态之第一和第二金氧半电晶体以及第二导通型态之第一和第二金氧半电晶体将关闭以限制前述的原本和互补位元线之前述的第一部份之电压摆荡。12.如申请专利范围第10项所述之动态随机存取记忆体阵列,其中该限压位元线隔离电路中第一致动控制电压位准,第二致动控制电压位准,第三致动控制电压位准和第四致动控制电压位准,将各有电压位准,已使得当前述的锁住感测放大器接近第一致动控制电压位准,第二致动控制电压位准,第三致动控制电压位准和第四致动控制电压位准一个临界电压时,第一导通型态之第一和第二金氧半电晶体以及第二导通型态之第一和第二金氧半电晶体将关闭以限制前述的原本和互补位元线之前述的第一部份之电压摆荡。13.如申请专利范围第12项所述之动态随机存取记忆体阵列,其中该限压位元线隔离电路中第五和第六致动控制电压将于写入与恢复时间内导通第一导通型态之第三和第四金氧半电晶体,以容许原本和互补位元线的第一部份被驱动至原本和互补位元线的第二部份上所呈现的电位,以完整地将电荷放入前述所选定的动态随机存取记忆体单元。图式简单说明:第一图a与第一图b为动态随机存取记忆体阵列之一列动态随机存取记忆体单元的电路图,以显示先前技术中的隔离电路。第二图为先前技术之动态随机存取记忆体阵列电路图。第三图为动态随机存取记忆体阵列之一列动态随机存取记忆体单元的电路图,以显示本发明中限压隔离电路的第一个实例。第四图为动态随机存取记忆体阵列之一列动态随机存取记忆体单元的电路图,以显示本发明中限压隔离电路的第二个实例。 |
