| 主权项 |
1.一种半导体记忆体,具有第一位址群组格阵列对应第一位址群组,及第二位址群组格阵列对应第二位址群组,该半导体记忆体包含:第一位址群组冗余格阵列,其可取代前述第一位址群组格阵列之故障格;第二位址群组冗余格阵列,其可取代前述第二位址群组格阵列之故障格;一冗余记忆体,其储存对应前述故障格之第一位址群组冗余位址或第二位址群组冗余位址,以及对应于其之第一与第二位址群组选择资料;第一位址群组冗余位址比较器,其比较由前述冗余记忆体被供应之前述第一位址群组之冗余位址与将被存取之第一位址群组的位址,且在其相符时,实行前述第一位址群组冗余位址之选择;以及第二位址群组冗余位址比较器,其比较由前述冗余记忆体被供应之前述第二位址群组之冗余位址与将被存取之第二位址群组的位址,且在其相符时,实行前述第二位址群组冗余位址之选择。2.如申请专利范围第1项所述之半导体记忆体,其中该第一位址群组格阵列与一第一位址群组冗余格阵列,以及一第二位址群组格阵列与一第二位址群组冗余格阵列被分割为数个群组;对应被储存位址之块的位址亦被储存在该冗余记忆体中;且当被储存于该冗余记忆体之群组的位址与被存取之位址相符时,该被储存冗余位址之供应至该冗余位址比较器被实行。3.如申请专利范围第1或2项所述之半导体记忆体,其中该冗余记忆体进一步包含一传送电路,其依照该等第一与第二位址群组储存位址群组储存资料分别地输出该冗余位址;以及该半导体记忆体进一步包含一第一位址群组冗余位址线路与一第二位址群组冗余位址线路,其由该传送闸分别被连接至该第一位址群组冗余位址比较器与一第二位址群组冗余位址比较器。4.如申请专利范围第1或2项所述之半导体记忆体,进一步包含冗余位址线路,该冗余位址在其上依照该等第一与第二位址群组储存资料,以分时基础由该冗余位址记忆体被传输至该第一位址群组冗余位址比较器与该第二位址群组冗余位址比较器。5.如申请专利范围第1或2项任何一项所述之半导体记忆体,其中该第一位址群组为奇数位址,且该第二位址群组为偶数位址。6.如申请专利范围第3项所述之半导体记忆体,其中该第一位址群组为奇数位址,且该第二位址群组为偶数位址。7.如申请专利范围第4项所述之半导体记忆体,其中该第一位址群组为奇数位址,且该第二位址群组为偶数位址。8.如申请专利范围第1或2项所述之半导体记忆体,其中该第一位址群组与该第二位址群组之最小有效位元为“00",“01",“10",与“11"中之任何二个。9.如申请专利范围第3项所述之半导体记忆体,其中该第一位址群组与该第二位址群组之最小有效位元为“00",“01",“10",与“11"中之任何二个。10.如申请专利范围第4项所述之半导体记忆体,其中该第一位址群组与该第二位址群组之最小有效位元为“00",“01",“10",与“11"中之任何二个。11.一种半导体记忆体,具有一第一行位址群组格阵列对应于一第一行位址群组与一第二行位址群组格阵列对应于一第二行位址群组,且该等格阵列被分割成以列配置之数个群组,该半导体记忆体包含:第一行位址群组冗余格阵列,其就每一该等群组被提供,且其可取代该第一行位址群组格阵列之故障格;第二行位址群组冗余格阵列,其就每一该等群组被提供,且其可取代该第二行位址群组格阵列之故障格;一冗余记忆体,其一起储存对应于该故障格之一第一行位址群组冗余行位址与一第二行位址群组冗余行位址、用以储存对应群组之列位址、以及第一与第二行位址群组储存资料;一第一行位址群组冗余位址比较器,其比较由该冗余记忆体被供应之该第一行位址群组之冗余行位址与被存取之第一行位址群组之行位址,且在其相符时,实行该第一行位址群组冗余格之储存;以及一第二行位址群组冗余位址比较器,其比较由该冗余记忆体被供应之该第二行位址群组之冗余行位址与被存取之第二行位址群组之行位址,且在其相符时,实行该第二行位址群组冗余格之储存;其中当将被存取之列位址与就该群组储存所储存之列位址相符时,该冗余记忆体以分时基础依照该第一与第二行位址群组储存资料传输该冗余行位址至该第一行位址群组冗余位址比较器与第二行位址群组冗余位址比较器。12.如申请专利范围第11项所述之半导体记忆体,进一步包含一闩电路,其闩住由该冗余记忆体被输出之该冗余行位址的一第一位址群组或第二位址群组。13.如申请专利范围第11或12项所述之半导体记忆体,其中该第一位址群组为奇数位址,且该第二位址群组为偶数位址。14.如申请专利范围第11或12项所述之半导体记忆体,其中该第一位址群组与该第二位址群组之最小有效位元为“00",“01",“10",与“11"中之任何二个。15.一种半导体记忆体,具有第一位址群组格阵列对应第一位址群组,及第二位址群组格阵列对应第二位址群组,该半导体记忆体包含:第一位址群组冗余格阵列,其可取代前述第一位址群组格阵列之故障格;第二位址群组冗余格阵列,其可取代前述第二位址群组格阵列之故障格;一冗余记忆体,其储存对应前述故障格之冗余位址;一第一位址群组下冗余位址比较器,其比较由前述冗余记忆体被供应之该冗余位址与将被存取之第一位址群组的下位址;一第二位址群组下冗余位址比较器,其比较该述冗余记忆体被供应之该冗余位址与将被存取之第一位址群组及第二位址群组的下位址;以及一共同上冗余位址比较器,其比较由该冗余记忆体被供应之该冗余位址与一第一位址群组与将被存取之第二群组之共同上位址。16.如申请专利范围第15项所述之半导体记忆体,其中该第一位址群组为奇数位址,且该第二位址群组为偶数位址。17.如申请专利范围第15项所述之半导体记忆体,其中该第一位址群组与该第二位址群组之最小有效位元为“00",“01",“10",与“11"中之任何二个。18.一种半导体记忆体,具有一格阵列,与数个冗余格阵列,其能取代此格阵列之故障格,该半导体记忆体包含:一冗余记忆体,其储存对应前述故障格之冗余位址,以及前述数个冗余格阵列用之选择资料;一冗余位址比较器就每一前述冗余格阵列被提供,并比较由前述冗余记忆体被供应之前述冗余位址与将被存取之位址,且在其相符时实行对应前述冗余格阵列之选择;其中前述冗余记忆体以分时基础供应依照前述选择资料被储存之数个前述冗余位址至前述数个冗余位址比较器。19.如申请专利范围第15项所述之半导体记忆体,进一步包含一闩电路,其闩住由该冗余记忆体被输出之冗余位址。图式简单说明:第一图显示在惯用SDRAM中之2位元预先取还电路例;第二图显示本发明第一实施例之方块图;第三图显示前述冗余ROM与冗余格阵列间之关系;第四图显示第一实施例之冗余电路的整体架构;第五图显示第四图中每一块之整体架构方块图;第六图显示冗余ROM59之详细电路;第七图显示重置电路85,86之细部图;第八图显示第一实施例之冗余位址比较器与冗余行选圛器图;第九图为一表,显示冗余位址610,61E与被存取位址间之关系;第十图显示第二实施例之方块图;第十一图显示第二实施例之冗余电路的整个架构;第十二图显示第十一图之冗余ROM的详细电路;第十三图显示冗余位址比较器之详细电路;第十四图显示这些冗余电路之作业时间图;第十五图显示本发明第三实施例之方块图;第十六图显示第三实施例之冗余位址比较器与冗余行选择器的电路图;第十七图显示第四实施例之冗余电路的整个架构;第十八图显示第四实施例冗余位址比较器与冗余行选择器的详细电路图;第十九图显示第五实施例之冗余电路的整体电路图。 |
