| 主权项 |
1.一种半导体记忆体,针对包含含有多数记忆格所 构成之 复数个记忆区块,和向前述记忆区块的写入资料由 外部供 给的同时,令由记忆区块读取之资料输出至外部的 资料输 出入缓冲器,和控制对前述记忆格的资料改写和资 料读取 的第1控制手段的半导体记忆体,其特征系在于设 置指定 存在于前述复数之记忆区块中的一部分不良记忆 区块的第 1记忆手段,前述第1控制手段系前述第1之记忆手段 对指 定不良记忆区块时,对资料之改写动作的指示而言 ,抑制 其动作,对资料之读取动作的指示而言,抑制资料 输出入 缓冲器之资料输出动作者。2.一种半导体记忆体, 针对包含含有多数可电气性改写之 复数个记忆格,经由位址信号之最下位位元,指定 某一个 之2个记忆区块,和向前述记忆区块之写入资料由 外部供 给的同时,令由记忆区块读取之资料输出至外部的 资料输 出入缓冲器,和控制对前述记忆格的资料改写和资 料读取 的第1控制手段的半导体记忆体,其特征系在于设 置指定 前述第2个之记忆区块中的任一方之记忆区块的第 1记忆手 段,和令指定第1记忆手段的不良存取记忆区块的 存取, 根据位址信号之最上位位元加以检出之检出手段, 前述控 制手段系前述检出手段对不良记忆区块检出存取 时,对资 料之改写动作的指示而言,抑制该动作,令意味该 动作之 终了的状态形成呈可外部输出,对资料之读取动作 的指示 而言,抑制资料输出入缓冲器之资料输出动作者。 3.如申请专利范围第1项之半导体记忆体,其中,更 于令 指定上述第1之记忆手段的不良记忆区块的存取, 根据位 址信号加以检出之检出手段者。4.如申请专利范 围第3项之半导体记忆体,其中,各上述 多数之记忆格系具有浮闸及控制闸者。5.如申请 专利范围第4项之半导体记忆体,其中,更具有 将所输入位址之所定位元,选择性反转之逻辑手段 及将上 述所定位元,经由上述逻辑手段决定是否反转之收 容控制 资讯的第2记忆手段者。6.如申请专利范围第1项之 半导体记忆体,其中,上述控 制手段系对资料之改写动作的指示而言,抑制其动 作,输 出显示该动作终了的信号者。7.一种记忆装置,针 对具有复数记忆格之第1记忆体及具 有复数之记忆格之第2记忆体中,其特征系在于上 述第1记 忆体系具有供给写入资料及读取资料的第1资料端 子,供 给位址信号之第1位址端子,结合于上述第1资料端 子之第 1资料输出入缓冲器,根据介由上读第1位址端子所 供给之 位址信号,控制对选择上述复数记忆格中的记忆格 的资料 改写和资料读取的第1控制手段,记忆上述复数记 忆格中 之不良记忆格所存在范围的第1记忆手段,上述第1 控制手 段系对存在上述不良记忆格的范围而言,对资料改 写动作 的指示,抑制该动作,对资料读取动作之指示而言, 第1 资料输出入缓冲器系与上述第1资料端子呈电气性 地非结 合,前述第2记忆体系具有供给写入资料及读取资 料的第2 资料端子,供给位址信号之第2位址端子,结合于上 述第1 资料端子之第2资料输出入缓冲器,根据介由上述 第1位址 端子所供给之位址信号,控制对选择上述复数记忆 格中的 记忆格的资料改写和资料读取的第2控制手段,记 忆上述 复数记忆格中之不良记忆格所存在范围的第2记忆 手段, 上述第2控制手段系对存在上述不良记忆格的范围 而言, 对资料改写动作的指示,抑制该动作,对资料读取 动作之 指示而言,第2资料输出入缓冲器系与上述第2资料 端子呈 电气性地非结合,上述第1资料端子及第2资料端子 系共通 地结合,上述第1位址端子及上述第2位址端子系共 通地结 合者。8.如申请专利范围第7项之记忆装置,其中, 更具有各上 述第1及第2记忆体系令上述第1之记忆手段所指定 之不良 记忆区块的存取,根据位址信号加以检出之第1检 出手段 者。9.如申请专利范围第8项之记忆装置,其中,各 上述第1及 第2记忆体之上述复数记忆格系具有浮闸及控制闸 者。10.如申请专利范围第9项之记忆装置,其中,更 具各上述 第1及第2记忆体系具有将所输入位址之所定位元, 选择性 反转之逻辑手段及将上述所定位元,经由上述逻辑 手段决 定是否反转之收容控制资讯的第2记忆手段者。11. 如申请专利范围第7项之记忆装置,其中,上述第1及 第2控制手段系对资料之改写动作的指示而言,抑 制其动 作,输出显示该动作终了的信号者。12.一种记忆卡 ,针对具有外部资料输出入端子及外部位 址输入端子的记忆卡中,其特征系在于上述记忆卡 系将复 数之记忆装置安装于基板上所成,上述各复数之记 忆装置 系具有第1记忆体及第2记忆体,上述第1记忆体系具 有复 数之记忆格,供给写入资料及读取资料的第1资料 端子, 供给位址信号之第1位址端子,结合于上述第1资料 端子之 第1资料输出入缓冲器,根据介由上读第1位址端子 所供给 之位址信号,控制对选择上述复数记忆格中的记忆 格的资 料改写和资料读取的第1控制手段,记忆上述复数 记忆格 中之不良记忆格所存在范围的第1记忆手段,上述 第1控制 手段系对存在上述不良记忆格的范围而言,对资料 改写动 作的指示,抑制该动作,对资料读取动作之指示而 言,第 1资料输出入缓冲器系与上述第1资料端子呈电气 性地非结 合,前述第2记忆体系具有复数之记忆格,供给写入 资料 及读取资料的第2资料端子,供给位址信号之第2位 址端子 ,结合于上述第1资料端子之第2资料输出入缓冲器, 根据 介由上述第1位址端子所供给之位址信号,控制对 选择上 述复数记忆格中的记忆格的资料改写和资料读取 的第2控 制手段,记忆上述复数记忆格中之不良记忆格所存 在范围 的第2记忆手段,上述第2控制手段系对存在上述不 良记忆 格的范围而言,对资料改写动作的指示,抑制该动 作,对 资料读取动作之指示而言,第2资料输出入缓冲器 系与上 述第2资料端子呈电气性地非结合,上述第1资料端 子及第 2资料端子系共通结合于上述外部资料输出入端子 ,上述 第1位址端子及上述第2位址端子系共通结合于上 述位址输 入端子者。13.如申请专利范围第12项之记忆卡,其 中,更且各上述 第1及第2记忆体系具有令上述第1之记忆手段所指 定之不 良记忆区块的存取,根据位址信号加以检出之第1 检出手 段者。14.如申请专利范围第13项之记忆卡,其中,各 上述第1及 第2记忆体之上述复数记忆格系具有浮闸及控制闸 者。15.如申请专利范围第14项之记忆卡,其中,更且 各上述 第1及第2记忆体系具有将所输入位址之所定位元, 选择性 反转之逻辑手段及将上述所定位元,经由上述逻辑 手段决 定是否反转之收容控制资讯的第2记忆手段者。16. 如申请专利范围第12项之记忆卡,其中,上述第1及 第 2控制手段系对资料之改写动作的指示而言,抑制 其动作 ,输出显示该动作终了的信号者。图式简单说明: 第一图 系有关本发明之第1实施例的快闪记忆体的区块图 。第二 图系第一图之位址输入缓冲器之一例逻辑电路图 。第三图 系以第一图说明之使用快闪记忆体之部分动作品 之记忆装 置的置施例说明图。第四图系显示构成第三图记 忆装置之 部分动作品的就緖/忙线信号和就緖/忙线状态之 生成逻 辑的说明图。第五图系以第一图说明之使用快闪 记忆体之 部分动作品之记忆卡的实施例方块图。第六图系 使用4个 第一图之快闪记忆体之完全动作品的记忆卡之方 块图。第 七图系记忆卡之动作说明图。第八图系使用不具 备对第一 图之记忆区块的存取,为选择性抑制之电路构成的 快闪记 忆体之部分动作品所构成之记忆卡的方块图。第 九图系显 示第五图之记忆卡之就緖/忙线信号之处理系统的 说明图 。第十图系有关本发明之第2实施例的快闪记忆体 的区块 图。第十一图系使用快闪记忆体之记忆格说明图 。第十二 图系显示快闪记忆体之记忆格阵列之基本构成的 一例电路 图。第十三图系显示对记忆格之消除动作以及写 入动作之 电压条件之一例说明图。第十四图系以第一图说 明之前述 写入消除控制电路、记忆区块及输出入电路之一 例电路图 。第十五图系有关本发明之第3实施例的快闪记忆 体的区 块图。第十六图系对应引信程式电路之设定状态, 抑制资 料输出入缓冲器7之输出动作电路的一例说明图。 第十七 图系对应引信程式电路之设定状态,抑制消除控制 电路动 作之电路的一例说明图。第十八图系对应引信程 式电路之 设定状态,抑制消除检查控制电路动作之电路的一 例说明 图。第十九图系对应引信程式电路之设定状态,抑 制写入 控制电路动作之电路的一例说明图。第二十图系 对应引信 程式电路之设定状态,抑制写入检查控制电路动作 之电路 的一例说明图。第二十一图系抑制条件判定电路 之一例说 明图。第二十二图系消除检查判定电路之一例说 明图。第 二十三图系写入检查判定电路之一例说明图。第 二十四图 系概略显示快闪记忆体之制造工程的流程图。第 二十五图 系显示对示于第十五图之快闪记忆体之完全动作 品之消除 动作之手续之一例的流程图。第二十六图系显示 对示于第 十五图之快闪记忆体之下位部分动作品之消除动 作之手续 之一例的流程图。第二十七图系显示对示于第十 五图之快 闪记忆体之上位部分动作品之消除动作之手续之 一例的流 程图。第二十八图系显示对示于第十五图之快闪 记忆体之 完全动作品之写入动作之手续之一例的流程图。 第二十九 图系显示对示于第十五图之快闪记忆体之下位部 分动作品 之写入动作之手续之一例的流程图。第三十图系 显示对示 于第十五图之快闪记忆体之上位部分动作品之写 入动作之 手续之一例的流程图。第三十一图系有关本发明 之第4实 施例的快闪记忆体的区块图。第三十二图系对应 引信程式 电路之设定状态,抑制资料输出入缓冲器之输出动 作电路 的一例说明图。第三十三图系对应引信程式电路 之设定状 态,抑制消除控制电路动作之电路的一例说明图。 第三十 四图系对应引信程式电路之设定状态,抑制消除检 查控制 电路动作之电路的一例说明图。第三十五图系对 应引信程 式电路之设定状态,抑制写入控制电路动作之电路 的一例 说明图。第三十六图系对应引信程式电路之设定 状态,抑 制写入检查控制电路动作之电路的一例说明图。 第三十七 图系显示对示于第三十一图之快闪记忆体之完全 动作品之 消除动作之手续之一例的流程图。第三十八图系 显示对示 于第三十一图之快闪记忆体之下位部分动作品之 消除动作 之手续之一例的流程图。第三十九图系显示对示 于第三十 一图之快闪记忆体之上位部分动作品之消除动作 之手续之 一例的流程图。第四十图系显示对示于第三十一 图之快闪 记忆体之完全动作品之写入动作之手续之一例的 流程图。 第四十一图系显示对示于第三十一图之快闪记忆 体之下位 部分动作品之写入动作之手续之一例的流程图。 第四十二 图系显示对示于第三十一图之快闪记忆体之上位 部分动作 品之写入动作之手续之一例的流程图。 |
