发明名称 DIGITAL PHASE LOCKED LOOP CAPABLE OF SUPPRESSING JITTER
摘要 디지털 위상 동기 루프는 출력 신호의 위상 및 주파수를 기준 신호의 위상 및 주파수와 정확히 일치시킨다. 발진기는 루프 형태로 서로 접속된 복수의 지연 소자들을 가지며, 출력 신호를 발생시킨다. 각 지연 소자는 제어기로부터 공급된 디지털 제어 신호 세트들 중의 어느 한 신호 세트에 의해 제어되는 지연을 갖는다. 지연 소자들의 총 지연이 출력 신호의 주파수를 결정한다. 위상 비교기는 발진기에 접속되며, 출력 신호의 위상 및 주파수를 기준 신호의 위상 및 주파수와 비교하여 오차 신호를 발생시킨다. 제어기는 위상 비교기와 발진기 사이에 접속되며, 오차 신호에 응답하여 디지털 제어 신호 세트를 발생시킨다.
申请公布号 KR19990067843(A) 申请公布日期 1999.08.25
申请号 KR19990000514 申请日期 1999.01.12
申请人 null, null 发明人 야마구찌미찌마사;오오따데쓰야
分类号 H03L7/06;H03K5/135;H03L7/089;H03L7/099 主分类号 H03L7/06
代理机构 代理人
主权项
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