| 主权项 |
1.一种具有高耦合比的快闪记忆胞,包括:一半导体基底;一闸极氧化层,位于该半导体基底之上,且该闸极氧化层包括一薄区域和一厚区域;一浮置闸,位于该薄区域之上;一控制闸,位于该厚区域之上;一汲极区,位于该薄区域之下,且位于该浮置闸之内的基底中;一源极区,位于该厚区域之下,且位于该控制闸之外的基底中;以及;一绝缘介电层,位于该控制闸与该浮置闸之间。2.如申请专利范围第1项所述之具有高耦合比的快闪记忆胞,其中该浮置闸和该控制闸均为一封闭的形状。3.如申请专利范围第2项所述之具有高耦合比的快闪记忆胞,其中该浮置闸完全位于该控制闸的该封闭的形状之内。4.如申请专利范围第1项所述之具有高耦合比的快闪记忆胞,其中该控制闸的材质包括多晶矽。5.一种具有高耦合比的快闪记忆胞的制造方法,用以在一半导体基底上形成单一多晶矽的该快闪记忆胞,包括下列步骤:在该半导体基底表面上形成一闸极氧化层,该闸极氧化层至少包括一薄部份和一厚部份;在该闸极氧化层之上形成一多晶矽层;定义该多晶矽层以形成一浮置闸和一控制闸,其中该浮置闸位于该闸极氧化层的该薄部份之上,而该控制闸位于该闸极氧化层的该厚部份之上;在该控制闸与该浮置闸之间形成一介电区;在该控制闸和该浮置闸的侧壁上形成一侧壁间隙壁;以及以该介电区、该侧壁间隙壁、该控制闸和该浮置闸做为罩幕,进行一离子植入步骤,而形成一源极/汲极区。6.如申请专利范围第5项所述之具有高耦合比的快闪记忆胞的制造方法,其中形成该介电层和该侧壁间隙壁的方法更包括沈积一内层介电层,且对该内层介电层进行回蚀刻。7.如申请专利范围第5项所述之具有高耦合比的快闪记忆胞的制造方法,其中该浮置闸全部位于该薄部份之上,且该控制闸全部位于该厚部份之上。8.一种具有高耦合比的快闪记忆胞的制造方法,用以在一半导体基底上形成单一多晶矽的该快闪记忆胞,包括下列步骤:在该半导体基底表面上形成一闸极氧化层,该闸极氧化层至少包括一薄部份和一厚部份;在该闸极氧化层之上形成一多晶矽层;定义该多晶矽层以形成一浮置闸和一控制闸,其中该浮置闸位于该闸极氧化层的该薄部份之上,而该控制闸位于该闸极氧化层的该厚部份之上;在该多晶矽层和该闸极氧化层之上沈积一绝缘层;对该绝缘层进行一回蚀刻步骤,进而在该控制闸和该浮置闸之间形成一绝缘区,并且在该控制闸和该浮置闸的侧壁上形成一侧壁间隙壁;以及以该绝缘区、该侧壁间隙壁、该控制闸和该浮置闸做为罩幕,进行一离子植入步骤,而形成一源极/汲极区。9.如申请专利范围第8项所述之具有高耦合比的快闪记忆胞的制造方法,其中该浮置闸全部位于该薄部份之上,且该控制闸全部位于该厚部份之上。10.一种快闪记忆胞阵列,形成于一半导体基底上的该快闪记忆胞阵列具有复数个列和复数个行,包括:复数个快闪记忆胞,每一该快闪记忆胞包括:一半导体基底;一闸极氧化层,位于该半导体基底之上,且该闸极氧化层包括一薄区域和一厚区域;一浮置闸,位于该薄区域之上;一控制闸,位于该厚区域之上;一汲极区,位于该薄区域之下,且位于该浮置闸之内的基底中;一源极区,位于该厚区域之下,且位于该控制闸之外的基底中;以及;一绝缘介电层,位于该控制闸与该浮置闸之间。一位元线内连线结构,连接一列中的全部该些快闪记忆胞中的该汲极区;以及一位字线内连线结构,连接一行中的全部该些快闪记忆胞中的该控制闸。11.如申请专利范围第10项所述之快闪记忆胞阵列,其中该浮置闸和该控制闸均为一封闭的形状。12.如申请专利范围第11项所述之快闪记忆胞阵列,其中该浮置闸完全位于该控制闸的该封闭的形状之内。13.如申请专利范围第10项所述之快闪记忆胞阵列,其中该控制闸的材质包括多晶矽。图式简单说明:第一图系绘示传统式快闪记忆胞所在之半导体基底的剖面示意图;以及第二图至第五图系绘示根据本发明之一较佳实施例,一种快闪记忆胞之制造流程的剖面示意图;第六图系绘示根据本发明之一较佳实施例,一种快闪记忆胞阵列之部份的上视图;以及第七图系绘示根据本发明之一较佳实施例,一种快闪记忆胞阵列之部份的透视图。 |
