| 主权项 |
1.一种制造积体电路之钨插塞内连线之方法,该方法至少包含:形成一未掺杂氧化层于底材上作为绝缘之用;形成一掺杂氧化层于该未掺杂氧化层上;执行第一热制程以便将该掺杂氧化层再热流;形成一接触孔洞于该掺杂氧化层中;形成一第一钛层于该掺杂氧化层上和该接触孔洞之表面上;形成一第一氮化钛层于该第一钛层上;形成一第二钛层于该第一氮化钛层上;执行第二热制程以转换该第二钛层成为第二氮化钛层,并在该接触孔洞中于该第一氮化钛层之下形成矽化钛层;形成一钨层于该第二氮化钛层上,并回填到该接触孔洞中;且移除该部分的钨层以曝露该第二氮化钛层,因而形成该钨插塞。2.如申请专利范围第1项之方法,其中在形成该钨插塞之后更包含了至少下面之步骤:形成一导电层于该第二氮化钛层上;且蚀刻该导电层,该第二氮化钛层,该第一氮化钛层和该第一钛层以定义出金属线。3.如申请专利范围第2项之方法,其中上述之导电层包含铝。4.如申请专利范围第2项之方法,其中上述之导电层包含铜。5.如申请专利范围第2项之方法,其中上述之导电层包含合金。6.如申请专利范围第1项之方法,其中在该第一热制程之后更包含回蚀该掺杂氧化层。7.如申请专利范围第1项之方法,其中上述之未掺杂氧化层包含TEOS-氧化层。8.如申请专利范围第1项之方法,其中上述之未掺杂氧化层包含非掺杂矽玻璃。9.如申请专利范围第1项之方法,其中上述之掺杂氧化层包含BPSG。10.如申请专利范围第1项之方法,其中上述之第一热制程在温度大约750到1000度摄氏温度时执行。11.如申请专利范围第1项之方法,其中上述之第二热制程在温度大约650到750度摄氏温度时执行。12.如申请专利范围第1项之方法,其中上述之第二热制程在包含N2之环境中执行。13.如申请专利范围第1项之方法,其中上述之第二热制程在包含N2O之环境中执行。14.如申请专利范围第1项之方法,其中上述之第一钛层形成大约20到40nm之厚度。15.如申请专利范围第1项之方法,其中上述之第一氮化钛层形成大约30到50nm之厚度。16.如申请专利范围第1项之方法,其中上述之第二钛层形成大约20到40nm之厚度。17.一种制造积体电路之钨插塞内连线之方法,该方法至少包含的步骤为:形成一TEOS-氧化层于底材上做为绝缘之用;形成一BPSG层于该TEOS-氧化层上;执行第一热制程以便将该BPSG层再热流;形成一接触孔洞于该掺杂氧化层中;形成一第一钛层于该掺杂氧化层上和该接触孔洞之表面上;形成一第一氮化钛层于该第一钛层上;形成一第二钛层于该第一氮化钛层上;执行第二热制程在包含N2或N2O之环境中,以转换该第二钛层成为第二氮化钛层,并在该接触孔洞中于该第一氮化钛层之下形成矽化钛层;形成一钨层于该第二氮化钛层上并回填到该接触孔洞中;移除部分之该钨层以曝露该第二氮化钛层,因而形成该钨插塞;形成一导电层于该第二氮化钛层上;且蚀刻该导电层,该第二氮化钛层,该第一氮化钛层和该第一钛层以定义出金属线。18.如申请专利范围第17项之方法,其中上述之第一热制程在温度大约750到1000度摄氏温度时执行。19.如申请专利范围第17项之方法,其中上述之第二热制程在温度大约650到750度之摄氏温度时执行。图式简单说明:第一图为半导体晶圆之截面视图,例举了依照本发明在半导体底材上形成电晶体之步骤;第二图为半导体晶圆之截面视图,例举了依照本发明在半导体底材上形成掺杂氧化层和非掺杂氧化层之步骤;第三图为半导体晶圆之截面视图,例举了依照本发明执行热退火之步骤;第四图为半导体晶圆之截面视图,例举了依照本发明形成接触孔洞之步骤;第五图为半导体晶圆之截面视图,例举了依照本发明形成多重阻障层之步骤;第六图为半导体晶圆之截面视图,例举了依照本发明执行RTP之步骤;第七图为半导体晶圆之截面视图,例举了依照本发明形成钨层之步骤;第八图为依照本发明之堆叠之阻障金属层之图示;第九图为半导体晶圆之截面视图,例举了依照本发明移除部分之钨层之步骤;且第十图为半导体晶圆之截面视图,例举了依照本发明形成金属线之步骤。 |
