| 主权项 |
1.一种记忆体装置,包含:一阵列之随机可定址暂存器,该可定址暂存器的资料段系可经由一用于资料段写录之位址加以定址;一循序计数器用以增量该位址,当至少一个别资料段写录系被执行,以定址随机可定址暂存器之该阵列之下一可定址暂存器;与包含有模态控制逻辑之控制逻辑用以启始多数之作动模态,包含一资料段写录模态于其间资料段写录系被执行,该循序计数器增量该位址,成为至少该多数作动模态的一函数。2.如申请专利范围第1项之记忆体装置,其中,该循序计数器循序增量该位址n,其中n是于一写录至一资料段阵列平面中之位元之数目,于该至少一个别资料段写录。3.如申请专利范围第2项之记忆体装置,其中,多数邻接资料段之可定址暂存器系被定址,使得该个别资料段写录系循序地执行于多数之资料段写录周期间,对于每一个别资料段写录执行时,该循序计数器增量该邻接资料段的每个资料段的一位址n。4.如申请专利范围第1项之记忆体装置,其中,该随机可定址暂存器列阵系安排成列与行,每个随机可定址暂存器是可经由一列与一行位址加以定址,与其中该循序计数器增量一列的行位址,成为于一预定连群长度间之该多数作动模态的至少一个之函数。5.如申请专利范围第4项之记忆体装置,其中,该多数作动模态的至少一个是读取作动模态,该增量一列之一行位址一之计数器以定址下一可定址暂存器。6.如申请专利范围第4项之记忆体装置,其中,该多数作动模态的至少一个是资料段写录模态,该计数器增量一列之行位址n,n系大致相符于n=2x,其中x是忽略之位址之数目,以创作一资料段写录于该资料段写录模态。7.一种定址方法,包含步骤:提供一阵列之随机可定址暂存器;定址一资料段之可定址暂存器,经由一位址,以执行一资料段写录;与内部增量用于定址该随机可定址暂存器之下一可定址暂存器的位址,于执行该资料段写录时。8.如申请专利范围第7项之定址方法,其中,该方法更包含步骤有选择多数作动模态至少一个,用以于一预定长度写入或从该随机可定址暂存器读出,该多数作动模态包含至少一用以执行一资料段写录之资料段写录模态;及其中该增量步骤包含以该选定模态之一函数作循序方式增量该位址。9.如申请专利范围第8项之定址方法,其中,该提供步骤包含提供一安排成列与行之随机可定址暂存器之步骤;其中该定址步骤包含藉由一列与行位址定址该可定址暂存器资料段的步骤;及其中该增量步骤包含以该选定模态之一函数作循序方式增量一列之该行位址之步骤。10.如申请专利范围第8项之定址方法,其中,该选定之模态系为一读取模态,该增量步骤包含增量该位址1之步骤,以定址下一随机可定址暂存器。11.如申请专利范围第7项之定址方法,其中,该增量步骤包含增量该位址n之步骤,其中,n是于该资料段写录时,所写录阵列之每平面之位元数目。图式简单说明:第一图式是一DRAM之方块图,其具有依据本发明之DRAM可定址;第二图式是一方块图例示出第一图式之VRAM中之4位元连群模态资料段写录功能;第三图式A是一先前技艺之选择性资料段写录周期之时序图;第四图式是一个时序图,操作在连群模态,具有一八周期连群长度,以一读随后为一资料段写录所跟随之潜伏期;第四图式B是一个时序图,操作在连群模态,具有一八周期连群长度,以于读取为一资料段写录所跟随没有潜伏期;第四图式C是一个时序图,操作在连群模态,具有一四周期之连群长度没有潜伏期;第四图式D是一个时序图,操作在连群模态,具有一八周期连群长度,没有潜伏期使用第六图式的计数器;第五图式是一第一图式之连群计数器和模态控制逻辑的方块图;和第六图式是一第五图式之连群计数器之另一实施例之方块图。 |
