| 主权项 |
1.一种非挥发性半导体记忆装置,其特征为,具备有 :记忆单电元晶体,其具有电气独立之浮动闸极,且 使导通电阻値依据被存储在该浮动闸极上的电荷 之量而变化者;复数个基准电晶体,具有与上述记 忆单元电晶体相同的构造,且配置在同一行者;位 元线,被连接在上述记忆单元电晶体上者;复数个 基准位元线,各别连接在上述复数个基准电晶体上 ,且各个具有阶段性相异的容量者;以及判定电路, 系被连接在上述位元线及上述复数个基准位元线 上,且在额定电流各别从被充电至预定电位之上述 位元线及上述复数个基准位元线流至上述记忆单 元电晶体及上述复数个基准电晶体上时,会比对上 述位元线之电位变动与上述复数个基准位元线之 电位变动以判定上述记忆单元电晶体之存储资讯; 而为在上述位元线上并联连接复数个上述记忆单 元电晶体且形成记忆单元电晶体列,同时在上述复 数个基准位元线上各别并联连接复数个上述基准 电晶体且形成基准电晶体列,在各列上可同时选择 同一行之记忆单元电晶体及复数个基准电晶体者 。2.如申请专利范围第1项之非挥发性半导体记忆 装置,其中,上述判定电路,包含有:第一比较器,用 以比较上述位元线之电位与预定之判定电位者;复 数个第二比较器,用以各别比较上述复数条基准位 元线之各电位与上述判定电位者;以及复数个闩锁 器,系对应上述复数个第二比较器之各输出而依序 取得上述第一比较器之输出;而以根据上述复数个 闩锁器中所取得之上述第一比较器的输出变化,用 以判定上述记忆单元电晶体的存储资讯者。3.如 申请专利范围第1项之非挥发性半导体记忆装置, 其中,上述复数条基准位元线,包含有可选择连接 之复数条配线,且其系对应动作模态之切换而变更 上述复数条基准位元线之容量比者。4.如申请专 利范围第1项之非挥发性半导体记忆装置,其中,对 于上述位元线与上述判定电路之间所发生的寄生 容量,系依据各基准位元线之容量比而在上述复数 条基准位元线与上述判定电路之间附加补偿容量 者。5.一种非挥发性半导体记忆装置,其特征为,具 备有:记忆单电元电晶体,其具有电气独立之浮动 闸极,且使导通电阻値依据被存储在该浮动闸极上 的电荷之量而变化者;复数个基准电晶体,具有与 上述记忆单元电晶体相同的构造,且配置在同一行 者;位元线,被连接在上述记忆单元电晶体上者;复 数个基准位元线,各别连接在上述复数个基准电晶 体上,且各个具有阶段性相异的容量者;以及判定 电路,系被连接在上述位元线及上述复数个基准位 元线上,其在额定电流各别从被充电至预定电位之 上述位元线及上述复数个基准位元线在预定期间 内流至上述记忆单元电晶体及上述复数个基准电 晶体上之后,会比对上述位元线之电位与上述复数 个基准位元线之电位以判定上述记忆单元电晶体 之存储资讯;而为在上述位元线上并联连接复数个 上述记忆单元电晶体且形成记忆单元电晶体列,同 时在上述复数个基准位元线上各别并联连接复数 个上述基准电晶体且形成基准电晶体列,在各列上 可同时选择同一行之记忆单元电晶体及复数个基 准电晶体者。6.如申请专利范围第5项之非挥发性 半导体记忆装置,其中,上述判定电路,包含有:复数 个比较器,用以各别比较上述复数条基准位元线之 各电位与上述位元线之电位者;以及复数个闩锁器 ,系以预定的时间取得上述比较器之输出;而为根 据上述复数个闩锁器中所取得之上述比较器的输 出,用以判定上述记忆单元电晶体的存储资讯者。 7.如申请专利范围第6项之非挥发性半导体记忆装 置,其中,上述判定电路,更进一步包含有用以比较 上述复数条基准位元线中之任一条的电位与预定 之判定电位的比较器,且以反转该比较器之输出的 时间使上述复数个闩锁器动作者。8.如申请专利 范围第5项之非挥发性半导体记忆装置,其中,上述 复数条基准位元线,系包含有可选择连接之复数条 配线,且对应动作模态之切换而变更上述复数条基 准位元线之容量比者。图式简单说明: 第一图显示非挥发性半导体记忆装置之记忆单元 之构造的上视图。 第二图为第一图之X-X线的截面图。 第三图显示非挥发性半导体记忆装置构成的电路 图。 第四图显示感测放大器构成的电路图。 第五图显示本发明第一实施形态的电路图。 第六图为第一实施形态之动作说明图。 第七图为写入动作中所使用之讯号波形图。 第八图显示本发明第一实施形态的读出动作说明 图。 第九图为各写入/读出动作之各基准电位关系图。 第十图为第二实施形态之电路图。 第十一图显示本发明第三实施形态的电路图。 第十二图显示本发明第四实施形态的电路图。 第十三图为第四实施形态之动作说明图。 第十四图显示本发明第五实施形态的电路图。 第十五图为第五实施形态之动作说明图。 第十六图显示本发明第五实施形态的读出动作说 明图。 第十七图为第六实施形态之电路说明图。 |
