Memory cell array and corresponding manufacturing process

摘要

Die vorliegende Erfindung schafft eine Speicherzellenanordnung mit einer Vielzahl von in einem Halbleitersubstrat (10) vorgesehenen vorzugsweise ferroelektrischen Speicherzellen (S) mit in Längsrichtung in der Hauptfläche des Halbleitersubstrats (10) parallel verlaufenden Bitleitungsgräben (1a-1e), in deren Böden jeweils eine Bitleitung (15a-15d) vorgesehen ist, in deren Kronen jeweils ein Source/Drain-Gebiet vorgesehen ist und in deren Wänden jeweils ein Kanalgebiet (17a-17d; 20a-20d) vorgesehen ist; wobei jeweils das Kanalgebiet (17a-17d) an einer Wand derart gestaltet ist, daß dort ein ansteuerbarer Auswahltransistor der betreffenden Speicherzelle (S) gebildet ist, während das Kanalgebiet (20a-20d) an der anderen Wand derart gestaltet ist, daß der dortige Transistor geschlossen ist; in Querrichtung entlang der Hauptfläche des Halbleitersubs-trats (10) durch die Bitleitungsgräben (1a-1e) verlaufenden isolierten Wortleitungen (2a-2d) zur Ansteuerung der Auswahltransistoren; in Querrichtung in der Hauptfläche des Halbleitersubstrats (10) verlaufenden Isolationsgräben (3a-3c) zur Isolation der Source/Drain-Gebiete in Längsrichtung benachbarter Speicherzellen (S); und jeweils einem mit dem Source/Drain-Gebiet (25b, 26b, 27b) der betreffenden Speicherzelle (S) verbundenen, oberhalb der Wortleitungen (2a-2d) angeordneten vorzugsweise ferroelektrischen Kondensator (CEU1-CEU3; CEO; 70). <IMAGE>