| 主权项 |
1.一种记忆体系统,包含:一第一多个记忆体细胞,群集进入第一组记忆体细胞;一第二多个记忆体细胞,群集进入第二组记忆体细胞;及一组选择电路,系耦合至第一组记忆体细胞与第二组记忆体细胞,以选择电路,其包含:一电气式可程式记忆体元件,系耦合以接收解码输入信号与一错误控制信号;及一耦合电路,系耦合至电气式可程式记忆体元件,耦合电路具有一第一选择输出,用以选择性存取第一组记忆体细胞,与一第二选择输出,用以选择性存取第二组记忆体细胞,启使之第一选择输出用于当一第一逻辑値系储存在记忆体元件中时使用,且启使之第二选择输出用于当一第二逻辑値系储存在电气式可程式记忆体元件中时使用。2.如申请专利范围第1项之记忆体系统,其中电气式可程式记忆体元件系一转换器之循环耦合组。3.如申请专利范围第1项之记忆体系统,其中电气式可程式记忆体元件系一非挥发性记忆体元件。4.如申请专利范围第1项之记忆体系统,其中一测试控制器系用以测试一记忆体列阵,其包含第一与第二多个记忆体细胞以侦测在记忆体列阵中一个以上错误,因此,测试控制器系用以启始电气式可程式记忆体元件之再程式以补偿一个以上错误。5.一种记忆体系统,包含:一第一多个选择电路,每一个在第一多个选择电路中之选择电路具有一电气式可程式记忆体元件用以储存一逻辑位元在一第一逻辑状态或一第二逻辑状态其一中,在第一多个选择电路中之电气式可程式记忆体元件系经电气式可程式记忆体元件之输入端与输出端耦合在一第一连续链中,当所有第一多个选择电路中之电气式可程式记忆体元件系在第一逻辑状态中时,第一多个选择电路只选择非冗长记忆体段,当至少在第一多个选择电路中之电气式可程式记忆体元件其一系书写以包含第二逻辑状态时,至少在第一多个选择电路中之选择电路其一选择冗长记忆体细胞之第一线;及一第二多个选择电路,每一个在第二多个选择电路中之选择电路具有一电气式可程式记忆体元件用以储存一逻辑位元在一第一逻辑状态或一第二逻辑状态其一中,在第二多个选择电路中之电气式可程式记忆体元件系经电气式可程式记忆体元件之输入端与输出端耦合在一第二连续链中,当所有第二多个选择电路中之电气式可程式记忆体元件系在第一逻辑状态中时,第二多个选择电路只选择非冗长记忆体段,当至少在第一多个选择电路中之电气式可程式记忆体元件其一系书写以包含第二逻辑状态时,至少在第二多个选择电路中之选择电路其一选择冗长记忆体细胞之第二线。6.一种记忆体系统,包含:一第一选择电路,具有一第一记忆体元件与一第一耦合电路,第一记忆体元件具有藉一第一控制信号控制之一输入,一第一输出端耦合至第一耦合电路,与一第二输出端,第一记忆体元件:(1)系在一记忆体列阵中藉第一耦合电路书写以包含第一逻辑状态以促使记忆体细胞之一主要线使用;(2)系在一记忆体列阵中藉第一耦合电路书写以包含第二逻辑状态以促使记忆体细胞之一交替性线使用;一第二选择电路,系于记忆体系统中邻近第一选择电路,且具有一第二记忆体元件与一第二耦合电路,第二记忆体元件具有藉第一控制信号控制之一输入,一第一输出端耦合至第二耦合电路,与一第二输出端,第二记忆体元件:(1)系在一记忆体列阵中藉第二耦合电路书写以包含第一逻辑状态以促使记忆体细胞之一主要线使用;(2)系在一记忆体列阵中藉第二耦合电路书写以包含第二逻辑状态以促使记忆体细胞之一交替性线使用;一第三选择电路,系于记忆体系统中邻近第二选择电路,且具有一第三记忆体元件与一第三耦合电路,第三记忆体元件具有藉第一控制信号控制之一输入,一第一输出端耦合至第三耦合电路,与一第二输出端,第三记忆体元件:(1)系在一记忆体列阵中藉第三耦合电路书写以包含一第一逻辑状态以促使记忆体细胞之一主要线使用;(2)系在一记忆体列阵中藉第三耦合电路书写以包含一第二逻辑状态以促使记忆体细胞之一交替性线使用;一第四选择电路,系于记忆体系统中邻近第二选择电路,且具有一第四记忆体元件与一第四耦合电路,第四记忆体元件具有藉第一控制信号控制之一输入,一第一输出端耦合至第四耦合电路,与一第二输出端,第四记忆体元件:(1)系在一记忆体列阵中藉第四耦合电路书写以包含一第一逻辑状态以促使记忆体细胞之一主要线使用;(2)系在一记忆体列阵中藉第四耦合电路书写以包含一第二逻辑状态,促使记忆体细胞之一交替性线使用。7.一种在一记忆体系统之一记忆体列阵中选择记忆体之方法,该方法包含以下步骤:(a)程式化多个电气式可程式记忆体元件在多个选择电路,以选择一第一多个记忆体线在记忆体列阵中,程式化之步骤促使记忆体列阵在一第一记忆体结构中;(b)执行测试步骤在第一记忆体结构上,以确认在记忆体列阵中之一记忆体错误位置;及(c)程式化多个电气式可程式记忆体元件在多个选择电路,以选择一第二多个记忆体线在记忆体列阵中,促使记忆体列阵在一第二记忆体结构中,其不同于第一记忆体结构,因此第二记忆体结构避免在步骤(b)中确认之记忆体错误。8.一种在一记忆体系统之一记忆体列阵中选择记忆体之方法,方法包含以下步骤:(a)提供具有记忆体线之一记忆体列阵,记忆体列阵亦具有记忆体之冗长线,其在记忆体列阵中提供以功能性置换记忆体之无功能线;(b)提供电气式可程式记忆体元件之一列阵,其系选择性程式以促使或中止特定记忆体之冗长线在记忆体列阵中以功能性置换记忆体之无功能线;(c)使用一测试控制器,其系具记忆体列阵之晶片上,在记忆体列阵中以测试记忆体之每一个线;(d)在记忆体列阵中经藉测试控制器执行之测试操作,以确认记忆体之一无功能线;及(e)同时地声明一解码控制信号,其系与记忆体之无功能线及一错误控制信号有关,为了改变至少电气式可程式记忆体元件其一之状态在电气式可程式记忆体元件列阵中,至少电气式可程式记忆体元件其一中止记忆体之无功能线,且促使记忆体之一特定冗长行回应一结合控制信号之一声明。9.一种记忆体系统,包含:一记忆体解码器;多个选择电路,系耦合至记忆体解码器,多个选择电路包含电气式可消拭记忆体元件;一记忆体列阵,具有耦合至多个选择电路之多个主要记忆体线,与耦合至多个选择电路之多个冗长记忆体线;一感测放大器,用于从记忆体列阵读取记忆体値;及其中,一错误控制信号系用以改变逻辑状态在多个选择电路之电气式可消拭记忆体元件,一重置控制信号系用以电气式重置多个选择电路之电气式可消拭记忆体元件,且一结合控制信号用以应用多个选择电路之电气式可消拭记忆体元件内容至记忆体列阵以从多个主要记忆体线与多个冗长记忆体线选择作用的记忆体线。10.一种记忆体系统包含:一记忆体列阵,包含多个记忆体之主要线与多个冗长记忆体线;多个线选择电路,其中一线选择电路系藉在多个线选择电路内之电气式可消拭位置从记忆体之主要线或记忆体之冗长行用以促使记忆体之一线;及传导性输入与输出,其群集多个线选择电路进入多个交错式连续链,此处每一个插入式连续链包含一独特二个以上线选择电路,其中至少一记忆体之冗长行系与每一个交错式连续链有关。图式简单说明:第一图系描述根据本发明建构之记忆体系统方块图;第二图系描述根据本发明第一图说明之替代行电路方块图;及第三图系描述根据本发明第一图描述测试记忆体装置方法之流程图。 |
