| 主权项 |
1.一种建构在积体电路(IC)基体(substrate)上的静电放电保护构造,该构造包括:一建造在基体上的静电放电保护装置;一第一电压产生器,该电压产生器有一输出端,供于静电放电事件发生时,利用静电放电暂态电压在上述输出端产生至少一负电压脉冲;其中,该第一电压产生器的输出端电性耦合至该静电放电保护元件,因此在该第一电压产生器输出端所产生的负电压脉冲与原有的静电放电暂态电压共同启动该静电放电保护装置。2.如申请专利范围第1项所述的构造,其中第一电压产生器包含:一电压帮浦,该电压帮浦包含一个输入端及一个输出端,当静电放电事件发生时,该电压帮浦因应该静电放电时之暂态电压并在该输出端产生该负电压脉冲。3.如申请专利范围第2项所述的构造,其中该第一电压产生器包含一振荡装置,该振荡装置有一输出端,在静电放电事件发生时该振荡装置可以透过该输出端产生一振荡讯号;其中该电压帮浦的输入端电性耦合至该振荡装置,在静电放电事件发生时该电压帮浦利用该振荡讯号以产生该负电压脉冲。4.如申请专利范围第3项所述的构造,其中该振荡装置包括:N个反向器(inverters),这些反向器彼此串接形成一环状振荡器(ring oscillator),其中N为奇数。5.如申请专利范围第4项所述的构造,其中该振荡装置更包括一个有输入端及输出端的缓冲器(buffer),该缓冲器的输入端耦合至该N个反向器中最后一个反向器的输出端,因此该缓冲器的输出端定义该振荡装置输出端,使静电放电事件发生时该振荡讯号拥有更强的驱动能力。6.如申请专利范围第2项所述的构造,其中该电压帮浦包含:一电容性元件(capacitive means),该电容性元件包含一个定义电压帮浦输入端的第一端点、及一个定义电压帮浦输出端的第二端点;一电压箝制元件(voltageclamping device),该电压箝制元件耦合于该电压帮浦输出端及一滙流排(bus)之间,该滙流排连接参考地端。7.如申请专利范围第3项所述的构造,该构造更包括:一延迟开关,当静电放电事件发生时该延迟开关可使该振荡电路至少运作一段时间。8.如申请专利范围第7项所述的构造,其中该振荡装置更包括:N个彼此串接的反向器,N为奇数,其中该N个反向器中的最后一个反向器在其输出端产生振荡讯号。9.如申请专利范围第8项所述的构造,其中该延迟开关包含:一开关装置,该开关装置包含一输入端、一输出端、及一控制端,其中该输入端接到该N个反向器中最后一个反向器的输出端,该输出端接到该N个反向器中第一个反向器的输入端;一控制讯号产生器,该控制讯号产生器产生一控制讯号到上述开关的控制端,并在静电放电事件发生时控制上述开关装置,使该开关装置至少打开一段时间。10.如申请专利范围第9项所述的构造,在该积体电路正常工作期间,该控制讯号使该开关装置保持在关闭(off)状态。11.如申请专利范围第9项所述的构造,在该积体电路的电源被启动(power on)时,该控制讯号使该开关保持在关闭(off)状态。12.如申请专利范围第9项所述的构造,其中该控制讯号产生器包含一个由一电阻及一电容所组成的电路,该电阻及该电容有一共用端,该共用端连接至上述控制端,该电路透过该共用端产生上述控制讯号送至上述控制端。13.如申请专利范围第9项所述的构造,其中该开关装置是一个金属氧化场效电晶体,且上述控制端是该金属氧化场效电晶体的闸极。14.如申请专利范围第1项所述的构造,其中该构造更包含:一个第二电压产生器,该第二电压产生器有一输出端,在静电放电事件发生时,该第二电压产生器因应该静电放电时之暂态电压并在该输出端产生至少一正电压脉冲;其中,施加于上述静电放电保护装置上的该正电压脉冲及负电压脉冲的値,比施加于该积体电路上的静电放电暂态电压的値大。15.如申请专利范围第14项所述的构造,其中该第二电压产生器包含:一第二电压帮浦,该第二电压帮浦有一输入端及一输出端,当静电放电事件发生时,该第二电压帮浦因应前述静电放电时之暂态电压、并在该输出端产生该正电压脉冲。16.如申请专利范围第15项所述的构造,其中该第二电压帮浦包含:一第二电容性元件,该电容性元件包含一个定义第二电压帮浦输入端的第一端点、及一个定义第二电压帮浦输出端的第二端点;一第二电压箝制元件,该电压箝制元件耦合于该第二电压帮浦输出端及一滙流排之间,该滙流排接受该静电放电暂态电压。17.如申请专利范围第6项所述的构造,其中该电压箝制元件是一个二极体。18.如申请专利范围第6项所述的构造,其中该电压箝制元件是一个规划为二极体的金属氧化场效电晶体(diode-configured MOSFET)。19.如申请专利范围第1项所述的构造,其中该静电放电保护装置是一双载子电晶体。20.如申请专利范围第1项所述的构造,其中该静电放电保护装置是一金属氧化场效电晶体。21.如中请专利范围第1项所述的构造,其中该静电放电保护装置是一个二极体。22.如申请专利范围第1项所述的构造,在静电放电事件发生期间,一静电放电突波电压(ESD zapping voltage)施加在积体电路电源接脚(VDD pin)及积体电路接地脚(VSSpin)之间。23.如申请专利范围第1项所述的构造,在静电放电事件发生期间,一静电放电突波电压施加在积体电路接脚(ICpin)及积体电路电源滙流排接脚(power-bus pin)之间。24.如申请专利范围第23项所述的构造,其中该积体电路电源滙流排接脚(power -bus pin)是一接地脚(VSS pin),积体电路的电源线(VDD power line)透过一提升(pull-up)装置接至该积体电路接脚(IC pin),该振荡装置的电源是由该电源(VDD)及该接地(VSS)所提供。25.如申请专利范围第24项所述的构造,其中该提升装置是二极体。26.如申请专利范围第24项所述的构造,其中该提升装置是一「正电荷通道金属氧化场效电晶体(PMOS)」。27.一种触发积体电路上静电放电保护电路的方法,该静电放电保护电路包含一个建构在积体电路基体上的静电放电保护装置,该方法包括下列步骤:在静电放电事件发生期间,产生一振荡讯号;因应该振荡讯号并产生一负电压脉冲;利用该负电压脉冲以触发并启动该静电放电保护装置。28.一种触发积体电路上静电放电保护电路的方法,该静电放电保护电路包含一个建构在积体电路基体上的静电放电保护装置,该方法包括下列步骤:在静电放电事件发生期间,产生一振荡讯号;因应该振荡讯号并产生一负电压脉冲及一正电压脉冲;施加该负电压脉冲及该正电压脉冲至该静电放电保护装置,以触发并启动该静电放电保护装置。29.一种积体电路的静电放电保护构造,该构造建造在积体电路基体上,包括:一建造在基体上的静电放电保护装置;一电压产生器,该电压产生器在静电放电事件发生时产生至少一负电压脉冲;其中,该负电压脉冲触发并启动该静电放电保护装置。30.如申请专利范围第29项所述的构造,其中该电压产生器包括:一电压帮浦,该电压帮浦有一输入端及一输出端,当静电放电事件发生时,该电压帮浦将因应该静电放电之暂态电压并在该输出端产生该负电压脉冲。31.如申请专利范围第29项所述的构造,其中该电压产生器包含:一振荡装置,该振荡装置有一输出端,在静电放电事件发生时该振荡装置可以透过该输出端产生一振荡讯号;一电压帮浦,在上述静电放电事件发生时,该电压帮浦因应该振荡讯号而产生上述负电压脉冲。32.如申请专利范围第29项所述的构造,当静电放电事件发生时,上述的负电压脉冲使得静电放电保护装置两端的电压差大于施加于该积体电路的暂态静电放电电压値。33.如申请专利范围第30项所述的构造,其中该电压帮浦包含:一电容性元件,该电容性元件包含一定义该电压帮浦输入端的第一端点、及一定义电压帮浦输出端的第二端点;一电压箝制元件,该电压箝制元件耦合于该电压帮浦输出端及一滙流排(bus)之间,该滙流排(bus)连接参考地端。图式简单说明:第一图是本发明的第一较佳实施例。第二图是本发明的第二较佳实施例。第三图是当静电放电事件(ESD event)发生时,在本发明第一较佳实施例内的各端点所测得的讯号变化情形。第四图是当静电放电事件发生时,在本发明第二较佳实施例内的各端点所测得的讯号变化情形。第五图是第一图的线路图,其中一部份线路是以半导体截面图表示,另一部份线路则是以电路图来表示。第六图是第二图的线路图,其中一部份线路是以半导体截面图表示,另一部份线路则是以电路图来表示。 |
