可预置静态随机存取记忆体

摘要

一种静态随机存取记忆体(SRAM)记忆胞(cells)阵列，建构成可预设(presetting)一特定值，而不需对阵列中的每一记忆胞作写入。提供一位址线控制器，能对预设、读取及写入信号做出回应，假如一写入控制信号为主张状态(asserted)，位址线控制器将会使其位址线维持在主张状态，故随后发生之读取循环将会输出被写过记忆胞之内容。然而，假如阵列中之记忆胞未被写入过，位址线控制器则会使其位址线在非主张状态(deasserted)，且同时致能预设设定胞(setting cells)，故随后发生之读取循环将会输出设定胞的逻辑状态，以取代记忆胞阵列之内容。

主权项

1.一种可预置静态随机存取记忆体,包括:一记忆胞阵列,排列成m列及n行,每一该n行具有一对应之资料线组;一列位址解码器;一数量m之列控制器电路,以回应该列位址解码器,并对应于该m列记忆胞,用以控制存取该m个相对应之列记忆胞;一行位址解码器,用以切换该相对应之资料线组的输出至一共同位元线组,并用以输出行位址信号至该些列控制器电路;一输入输出电路,跨接于该位元线组及一资料滙流排间,当接收一写入控制信号时,该输入输出电路会从该资料滙流排传输资料至该位元线组上,以及当接收一读取信号时,该输入输出电路会从该位元线组传输资料至该资料滙流排上;一致能电路,用以接收该列控制器电路之一触发输出信号,当触发时,该致能电路会输出一致能信号;一数量n之设定胞电路,每一该设定胞电路耦接至对应之该n行记忆胞之一的该资料线组,该n个设定胞电路用以接收该致能信号,以致能每一该设定胞电路,以输出一特定逻辑状态値至该对应行之该资料线组;其中当任一该m列控制器电路侦测到一写入信号在其对应之该记忆胞之列位址线时,该列控制器电路会维持对应之该记忆胞之列位址线为一主张状态,一后续发生之读取循环将使对应之列位址线之该记忆胞的内容被输出至该资料线组;以及其中当该m列控制器电路未侦测到一写入信号在任何其对应之该记忆胞之列位址线时,该列控制器电路会强迫对应之该记忆胞之列位址线为一非主张状态,同时会使得该致能电路输出该致能信号至该n设定胞电路中,一后续发生之读取循环将使该n设定胞电路输出该特定逻辑状态至该对应行之该资料线组中。2.如申请专利范围第1项所述之可预置静态机存取记忆体,其中每一该m列控制器电路包含n个储存胞,该n储存胞对应该记忆胞阵列之对应别的该n记忆胞;其中当任一该n记忆胞被一写入控制信号写入时,该对应之储存胞会被该写入控制信号旗标化,且该旗标化储存胞会维持该n记忆胞之该对应列位址线为该主张状态;以及其中当没有任何一该n记忆胞被写入时,该对应之储存胞将不会被一写入控制信号旗标化,且该末旗标化储存胞将会强迫该n记忆胞之该对应列位址线为该非主张状态。3.如申请专利范围第1项所述之可预置静态随机存取记忆体,其中任一该n设定胞电路会输出一逻辑0至该对应之资料线组。4.如申请专利范围第1项所述之可预置静态随机存取记忆体,其中任一该n设定胞电路会输出一逻辑1至该对应之资料线组。5.如申请专利范围第1项所述之可预置静态随机存取记忆体,其中该m列控制器电路之复数个输出电路在该致能电路形成一逻辑NOR电路,该些输出电路皆耦接至一节点,以便输入一单触发信号至该致能电路。6.如申请专利范围第1项所述之可预置静态随机存取记忆体,其中每一该资料线组及该位元线组都连有一预充装置,用以使电压位准等化。7.一种可预置静态随机存取记忆体,包括:一记忆胞阵列,排列成m列及n行,任一该n行具有一对应之资料线组;一行位址解码器;一数量n之行控制器电路,以回应该行位址解码器,并对应于该n行记忆胞,用以控制存取该对应行之记忆胞,并用以切换该对应之资料线组的输出至一共同位元线组;一列位址解码器,用以存取该m列之记忆胞,并用以输出列位址信号至该些行控制器电路;一输入输出电路,跨接于该位元线组及一资料滙流排间,当接收一写入控制信号时,该输入输出电路会从该资料滙流排传输资料至该位元线组上,以及当接收一读取信号时,该输入输出电路会从该位元线组传输资料至该资料滙流排上;一致能电路,用以接收该n行控制器电路之一触发输出信号,当触发时,该致能电路会输出一致能信号;一单一之设定胞电路,耦接该位元线组,该设定胞电路用以接收该致能信号,以致能该设定胞电路输出一特定逻辑状态値至该位元线组;其中当任一该n行控制器电路侦测到一写入信号在其对应之该记忆胞之行位址线时,该行控制器电路会维持对应之该记忆胞之行位址线为一主张状态,一后续发生之读取循环将会使得对应之行位址线之该记忆胞的内容被输出至该位元线组;以及其中当该n行控制器电路未侦测到一写入信号在任何其对应之该记忆胞之行位址线时,该行控制器电路会强迫对应之该记忆胞之行位址线为一非主张状态,同时会使得该致能电路输出该致能信号至该设定胞电路中,一后续发生之读取循环将会使得该设定胞电路输出该特定逻辑状态至该位元线组中。8.如申请专利范围第7项所述之可预置静态随机存取记忆体,其中任一该n行控制器电路包含m个储存胞,该m储存胞对应该记忆胞阵列之对应行的该m记忆胞;其中当任一该m记忆胞被一写入控制信号写入时,该对应之储存胞会被该写入控制信号旗标化,且该旗标化储存胞会维持该m记忆胞之该对应行位址线为该主张状态;以及其中当没有任何一该m记忆胞被写入时,该对应之储存胞将不会被一写入控制信号旗标化,且该未旗标化储存胞将会强迫该m记忆胞之该对应行位址线为该非主张状态。9.如申请专利范围第7项所述之可预置静态随机存取记忆体,其中该设定胞电路会输出一逻辑0至该位元线组。10.如申请专利范围第7项所述之可预置静态随机存取记忆体,其中该设定胞电路用以输出一逻辑1至该位元线组。11.如申请专利范围第7项所述之可预置静态随机存取记忆体,其中该n行控制电路之复数个输出电路在该致能电路形成一逻辑NOR电路,该些输出电路皆耦接至一节点,以便输入一单触发信号至该致能电路。12.如申请专利范围第7项所述之可预置静态随机存取记忆体,其中每一该资料线组及该位元线组都连有一预充装置,用以使电压位准等化。13.一种可预置静态随机存取记忆体,包括:一记忆胞阵列,排列成p列及一行,该行具有一对应之资料线组;一位址解码器;一数量p之列控制器电路,以回应该位址解码器,并对应于该p列记忆胞,用以控制存取该p个对应之列记忆胞;一输入输出电路,跨接于该资料线组及一资料滙流排间,当接收一写入控制信号时,该输入输出电路会从该资料滙流排传输资料至该资料线组上,以及当接收一读取信号时,该输入输出电路会从该资料线组传输资料至该资料滙流排上;一致能电路,用以接收该p列控制器电路之一触发输出信号,当触发时,该致能电路会输出一致能信号;一设定胞电路,耦接至该资料线组,该设定胞电路用以接收该致能信号,以致能该设定胞电路输出一特定逻辑状态値至该资料线组;其中当任一该p列控制器电路侦测到一写入信号在其对应之该记忆胞之列位址线时,该列控制器电路会维持对应之该记忆胞之列位址线为一主张状态,一后续发生之读取循环将使对应之列位址线之该记忆胞的内容被输出至该资料线组;以及其中当该p列控制器电路未侦测到一写入信号在任何其对应之该记忆胞之列位址线时,该列控制器电路会强迫对应之该记忆胞之列位址线为一非主张状态,同时会使得该致能电路输出该致能信号至该设定胞电路中,一后续发生之读取循环将使该设定胞电路输出该特定逻辑状态至该资料线组中。14.如申请专利范围第13项所述之可预置静态随机存取记忆体,其中每一该p列控制器电路包含一储存胞,该储存胞对应该记忆胞阵列之对应列的该记忆胞;其中当该记忆胞被一写入控制信号写入时,该对应之储存胞会被该写入控制信号旗标化,且该旗标化储存胞会维持该记忆胞之该对应列位址线为该主张状态;以及其中当该记忆胞未被写入时,该对应之储存胞将不会被该写入控制信号旗标化,且该未旗标化储存胞将会强迫该记忆胞之该对应列为该非主张状态。15.如申请专利范围第13项所述之可预置静态随机存取记忆体,其中该设定胞电路会输出一逻辑0至该资料线组。16.如申请专利范围第13项所述之可预置静态随机存取记忆体,其中该设定胞电路会输出一逻辑1至该资料线组。17.如申请专利范围第13项所述之可预置静态随机存取记忆体,其中该p列控制器电路之复数个输出电路在该致能电路形成一逻辑NOR电路,该些输出电路皆耦接至一节点,以便输入一单触发信号至该致能电路。18.如申请专利范围第13项所述之可预置静态随机存取记忆体,其中该资料线组连结一预充装置,用以使电压位准等化。19.一种可预置静态随机存取记忆体,包括:一记忆胞阵列,排列成p列及一行,该行具有一对应之资料线组;一位址解码器;一行控制器电路,以回应该位址解码器,用以控制存取该行之p个记忆胞,并用以切换该资料线组的输出至一位元线组;一输入输出电路,跨接于该位元线组及一资料滙流排间,当接收一写入控制信号时,该输入输出电路会从该资料滙流排传输资料至该位元线组上,当接收一读取信号时,该输入输出电路会从该位元线组传输资料至该资料滙流排上;一致能电路,用以接收该行控制器电路之一触发输出信号,当触发时,该致能电路会输出一致能信号;一设定胞电路,耦接该位元线组,该设定胞电路用以接收该致能信号,以致能该设定胞电路输出一特定逻辑状态値至该位元线组;其中,当该行控制器电路侦测到一写入控制信号在该记忆胞之行位址线时,该行控制器电路会维持该行位址线为一主张状态,一后续发生之读取循环将会使得该行位址线之记忆胞的内容被输出至该位元线组;以及其中当该行控制电路未侦测到一写入信号在该记忆胞之行位址线时,该行控制器电路会强迫该行位址线为一非主张状态,同时会使得该致能电路输出该致能信号至该设定胞电路中,一后续发生之读取循环将会使得该设定胞电路输出该特定逻辑状态至该位元线组中。20.如申请专利范围第19项所述之可预置静态随机存取记忆体,其中该行控制器电路包含p个储存胞,该p储存胞对应该记忆胞阵列之该p记忆胞;其中当任一该p记忆胞被一写入控制信号写入时,该对应之储存胞会被该写入控制信号旗标化,且该旗标化储存胞会维持该p记忆胞之该行位址线为该主张状态;以及其中当没有任何一该p记忆胞被写入时,该对应之储存胞将不会被一写入控制信号旗标化,且该未旗标化储存胞将会强迫该p记忆胞之该行位址线为该非主张状态。21.如申请专利范围第19项所述之可预置静态随机存取记忆体,其中该设定胞电路会输出一逻辑0至该位元线组。22.如申请专利范围第19项所述之可预置静态随机存取记忆体,其中该设定胞电路会输出一逻辑1至该位元线组。23.如申请专利范围第19项所述之可预置静态随机存取记忆体,其中该资料线组及该位元线组都连有一预充装置,用以使电压位准等化。24.一种预设静态随机存取记忆体阵列的方法,不需对该阵列中的每一记忆胞写入一预设値,包括下列步骤:预设一需要的输出状态至复数个设定胞;侦测该些记忆胞之一写入信号的发生;设定一写入旗标表示该写入信号的发生;假如该写入旗标被设定,在后续发生之读取循环时输出该些记忆胞的内容;以及假如该写入旗标未被设定,在后续发生之读取循环时输出该些设定胞的内容。图式简单说明:第一图绘出习知SRAM阵列的方块图;第二图绘出第一图所绘示之SRAM阵列的一单位元内部较详细结构图;第三图绘出本发明第一较佳实施例之SRAM的内部结构图;第四图A-第四图C绘出第三图所绘示之列控制器、致能电路及设定胞的个别电路图;第五图绘出本发明第二较佳实施例之SRAM的内部结构图;第六图A-第六图C绘出第五图所绘示之行控制器、致能电路及设定胞的个别电路图;第七图绘出本发明第三较佳实施例之SRAM的内部结构图;第八图A-第八图C绘出第七图所绘示之列控制器、致能电路及设定胞的个别电路图;第九图绘出本发明第四较佳实施例之SRAM的内部结构图;以及第十图A-第十图C绘出第九图所绘示之行控制器、致能电路及设定胞的个别电路图。