| 主权项 |
1.一种资讯处理电路,其特征为:系包含:接受有积和演算命令之命令,解析该命令,实行该命令所作之控制之控制电路;及依据上述积和演算命令,在上述控制电路之控制之下,实行积和演算之积和演算电路;上述积和演算电路,系依据上述积和演算命令所含之实行次数资讯,只实行被特定之次数之积和演算。2.如申请专利范围第1项之资讯处理电路,其中包含:将上述控制电路所包含之暂存器所存储之积和演算之实行次数,与积和演算之实行同步来进行减量之电路;上述积和演算电路,实行积和演算直到上述实行次数到了所给予之数値为止。3.如申请专利范围第1或2项之资讯处理电路,其中上述积和演算命令,系包含指定积和演算之实行次数之暂存器、第1积和输入资料用之暂存器及第2积和输入资料用之暂存器之中的1个暂存器之操作对象;上述控制电路,系将上述1个暂存器以外之其他之暂存器,依据指定上述1个暂存器之上述操作对象之规则,予以特定者。4.如申请专利范围第1或2项之资讯处理电路,其中上述积和演算命令系包含:指定积和演算之实行次数用之暂存器之操作对象;及指定第1积和输入资料用之暂存器之操作对象;及指定第2积和输入资料用之暂存器之操作对象。5.如申请专利范围第1或2项之资讯处理电路,其中上述控制电路,系至少包含积和演算实行次数所专用之暂存器、第1积和输入资料所专用之暂存器及第2积和输入资料所专用之暂存器之中至少1个;上述积和演算命令,系包含将上述少1个之专用暂存器,作为隐藏之操作对象之操作符号。6.如申请专利范围第1或2项之资讯处理电路,其中上述控制电路,系当上述实行次数资讯所特定之次数之积和演算之实行中,有中断要求时,接受中断要求,于中断处理终了后,将被中断之积和演算继续实行者作一控制者。7.如申请专利范围第6项之资讯处理电路,其中上述控制电路,系当有中断要求时,不将该控制电路所包含之程式计数器予以增量,将积和演算暂时终了者作一控制;于中断处理结束后,依据积和演算之实行次数用、第1积和输入资料用及第2积和输入资料用之暂存器之中断处理分歧时之内容,进行继续实行积和演算之控制。8.如申请专利范围第6项之资讯处理电路,系包含:其中只在实行上述实行次数资讯所特定之次数时或有上述中断要求时之中1种时,依据成为有效之信号,使积和演算电路之状态回到初期状态之状态机器。9.如申请专利范围第6项之资讯处理电路,其中包含:上述第1积和输入资料用之暂存器之内容及上述第2积和输入资料用之暂存器之内容,变化成积和演算之继续实行时所使用之内容之后,将积和演算电路之状态回到初始状态状态机器。10.如申请专利范围第1或2项之资讯处理电路,其中上述控制电路,系进行从第1.第2积和输入资料相邻所存储之记忆体上之领域,将该第1.第2积和输入资料,以1次记忆体存取予以读出者。11.如申请专利范围第1或2项之资讯处理电路,其中上述积和演算电路,系于管线处理之第1阶段,将第1.第2积和输入资料予以乘算;于管线处理之第2阶段,所给予之第1积和结果用暂存器所存储之资料加上上述第1阶段之乘算结果;于管线处理之第3段,于上述第2阶段之加算产生进位及借位中任何1个时,所给予之第2积和结果用暂存器所存储之资料之增量或减量中之1者。12.一种资讯处理电路,其特征为:包含:接受有积和演算命令之命令,解析该命令,实行该命令所作之控制之控制电路;及依据上述积和演算命令,在上述控制电路之控制之下,实行积和演算之积和演算电路;上述控制电路,系进行从第1.第2积和输入资料相邻所存储之记忆体上之领域,将该第1.第2积和输入资料,以1次记忆体存取予以读出者。13.如申请专利范围第12项之资讯处理电路,其中当上述控制电路与上述记忆体之间之资料传送系以2n位元滙流排进行时,被传送之资料之上位2n-1位元作为上述第1积和输入资料,下位2n-1位元作为上述第2积和输入资料。14.一种资讯处理电路,其特征为:包含:接受有积和演算命令之命令,解析该命令,实行该命令所作之控制之控制电路;及依据上述积和演算命令,在上述控制电路之控制之下,实行积和演算之积和演算电路;上述积和演算电路,系于管线处理之第1阶段,将第1.第2积和输入资料予以乘算;于管线处理之第2阶段,所给予之第1积和结果用暂存器所存储之资料加上上述第1阶段之乘算结果;于管线处理之第3段,于上述第2阶段之加算产生进位及借位中任何1个时,所给予之第2积和结果用暂存器所存储之资料之增量或减量中之1者。15.如申请专利范围第14项之资讯处理电路,其中上述积和演算电路,系包含上述第1.2积和结果用暂存器;及将上述第1.第2积和输入资料予以乘算之乘算器;及将上述乘算器之乘算结果加于上述第1积和结果用暂存器所存储之资料上之加算器;及依据上述加算器之进位、借位信号,进行上述第2积和结果用暂存器所存储之资料之增量或减量中之1之电路。16.如申请专利范围第14或15项之资讯处理电路,其中上述第1.第2积和输入资料为2n-1位元,上述第1.第2积和结果用暂存器为2n位元。17.一种微电脑,系于半导体基板所积集之微电脑,其特征为:包含:申请专利范围第1积和输入资料1.2.12及14项之资讯处理电路;及至少包含滙流排控制电路、记忆体、中断控制器、计时器电路、类比介面电路、资料传送控制电路及I/O电路中之1者。18.一种电子机器,其特征为;包含:申请专利范围第17项之微电脑;及上述微电脑之处理对象之资料输入源;及输出藉由上述微电脑所处理之资料所用之输出装置。图式简单说明:第一图系表示微电脑之构成例之方块图。第二图系表示说明实施例1之动作之流程图。第三图A、第三图B、第三图C系说明暂存器与记忆体所存储之资料之关系之图。第四图系说明比较例之动作之流程图。第五图A、第五图B系说明比较例之问题点之图。第六图A、第六图B、第六图C系说明积和演算命令之种种实施例之图。第七图系说明实施例2之动作之流程图。第八图A、第八图B系说明积和演算命令之种种实施例形态之图。第九图系说明实施例3之动作之流程图。第十图A系说明实施例3之记忆体资料存储手法之图;第十图B系比较例之时序图之例;第十图C系实施例3之时序图。第十一图A系表示实施例4之构成例之方块图;第十一图B系其时序图之例。第十二图系表示实施例5之构成例之方块图。第十三图系表示实施例5之时序图。第十四图A、第十四图B系说明状态机器之图。第十五图系中断发生时之时序图。第十六图系实施例6之微电脑之构成图。第十七图A、第十七图B、第十七图C系种种的电子机器之内部方块图之例。第十八图A、第十八图B、第十八图C系种种的电子机器之内部外观图之例。 |
