| 主权项 |
1.一种同步型半导体记忆装置,以与时钟信号同步 之方式 进行资料之输出;其特征是具备有:读出/输出装置, 在 回应资料读出指示时,以与内部时钟信号同步之方 式读出 选择记忆单元之资料,将其输出到装置外部;内部 罩幕产 生装置,用来接受对上述读出/输出装置之资料输 出施加 罩幕之罩幕指示,以与上述之内部时钟信号同步之 方式进 行移位动作,藉以产生内部罩幕指示;内部时钟产 生装置 ,在回应时钟活性化信号时,产生与上述时钟信号 同步之 上述内部时钟信号,将其施加到上述之读出装置和 上述之 内部罩幕产生装置;罩幕装置,在回应上述之内部 罩幕指 示之活性化时,停止从上述之读出/输出装置朝向 装置外 部之资料输出;和重设装置,在回应上述之时钟活 性化信 号之非活性化时,用来重设上述之内部罩幕产生装 置。2.如申请专利范围第1项之同步型半导体记忆 装置,其中 上述之读出/输出装置包含有读出活性化装置,在 回应以 与上述时钟信号同步之方式施加之资料读出指示 时,用来 将输出许可信号驱动成指定期间之活性状态;和输 出装置 ,在上述输出许可信号之活性化时被活性化,用来 将以与 上述内部时钟信号同步之方式施加之内部读出资 料输出到 装置外部;上述之罩幕装置包含有非活性化装置, 在回应 来自上述内部罩幕产生装置之内部罩幕指示之活 性化时, 用来使上述之输出许可信号非活性化;和上述之重 设装置 具备有进行重设之装置,在回应上述时钟活性化信 号之非 活性化时,用来将上述之内部罩幕产生装置重设成 初期状 态,使其输出变成非活性状态。3.如申请专利范围 第1项之同步型半导体记忆装置,其中 上述之内部罩幕产生装置包含有产生装置,以与上 述内部 时钟信号同步之方式取入上述之罩幕指示和进行 移位,藉 以产生上述之内部罩幕指示。4.如申请专利范围 第3项之同步型半导体记忆装置,其中 上述之内部罩幕产生装置包含有移位装置,以与上 述内部 时钟信号同步之方式,使被取入之罩幕指示进行上 述内部 时钟信号之指定循环期间之移位动作。5.如申请 专利范围第4项之同步型半导体记忆装置,其中 上述之重设装置包含有用来对上述移位装置之各 个移位段 之输出进行重设之装置。6.如申请专利范围第1项 之同步型半导体记忆装置,其中 上述之时钟活性化信号(ENA)之活性化是从该半导 体记忆 装置为选檡状态,施加阵列活性化指示起,到施加 上述读 出指示后,上述之时钟信号经过指定循环数之期间 。7.一种时钟移位电路,其特征是具备有:时钟产生 装置, 在回应时钟活性化信号时,用来产生时钟信号;移 位装置 ,以与来自上述时钟产生装置之时钟信号同步之方 式,取 入被施加之信号,对其进行移位和输出;处理装置, 依照 从上述之移位装置输出之信号,用来进行指定之处 理;和 重设装置,在回应上述之时钟活性化信号之非活性 化时, 用来将上述之移位装置重设成为初期状态。8.如 申请专利范围第7项之时钟移位电路,其中上述被 施 加之信号用来指示对从选择记忆单元读出之资料 输出施加 罩幕;和上述之处理电路(11.57.58)包含有控制电路( 11ca、11cb、11cc),在回应从上述之移位电路施加之 信 号之活性化藉以指示进行上述之罩幕时,用来使施 加到输 出电路之输出致能信号非活性化,该输出电路用来 将上述 之选择记忆单元资料输出到外部。9.一种时钟移 位电路,以与时钟活性化信号之活性化时所 产生之时钟信号同步之方式进行移位动作,其特征 是具备 有:移位装置,以与时钟信号同步之方式,取入被施 加之 信号,对其进行移位和输出;和重设装置,在回应上 述之 时钟活性化信号之非活性化时,用来将上述之移位 装置重 设成为初期状态。10.如申请专利范围第9项之时钟 移位电路,其中上述被施 加之信号用来指示对选择记忆单元资料施加罩幕 。图式简 单说明:第一图概略的表示本发明之实施形态1之 同步型 半导体记忆装置之全体之构造。第二图概略的表 示第一图 所示之命令解码器和列系控制电路之构造。第三 图是时序 图,用来表示第二图所示之电路之动作。第四图A 表示第 一图所示之时钟控制电路之构造,第四图B是时序 图,用 来表示该时钟控制电路之动作。第五图A表示第一 图所示 之时钟产生电路之构造之一实例,第五图B是时序 图,用 来表示该时钟产生电路之动作。第六图概略的表 示第一图 所示之罩幕控制电路之构造。第七图表示第一图 所示之罩 幕控制电路之具体构造之一实例。第八图表示被 包含在第 一图所示之输入/输出控制电路之输出控制电路之 构造之 一实例。第九图概略的表示被包含在第一图所示 之输入/ 输出电路之输出缓冲器之构造。第十图是时序图, 用来表 示第一图所示之同步型半导体记忆装置之动作。 第十一图 A概略的表示使用有依照本发明之实施形态2之时 钟移位电 路之系统电路装置之构造,第十一图B是时序图,用 来表 示其动作。第十二图A用来说明第十一图A所示之 电路装置 之动作态样。第十三图概略的表示习知之同步型 半导体记 忆装置之全体之构造。第十四图概略的表示第十 三图所示 之同步型半导体记忆装置之主要部份之构造。第 十五图是 时序图,用来表示习知之同步型半导体记忆装置之 资料读 出时之动作。第十六图A表示第一图和第十三图所 示之DQM 缓冲器之构造之一实例第十六图B是时序图,用来 表示该 DQM缓冲器之动作。第十七图A表示第十三图所示之 罩幕控 制电路之构造之一实例,第十七图B是时序图,用来 表示 该罩幕控制电路之动作。第十八图用来说明习知 之同步型 半导体记忆装置之问题。 |
