并行分组模块间仲裁的高速控制和数据总线

摘要

一种并行分组的模块间仲裁高速控制数据总线系统,其允许在较复杂的数字处理环境下微处理器模块之间的通信。该系统具有简化的硬件结构,即快速FIFO列队工作在12.5MHz,TTLCMOS兼容电平时钟信号,单总线主仲裁,同步时钟,DMA,以及对微处理系统的独有模块寻址。该系统包括一并行数据总线,其在每一处理模块共享总线主驻留以发布通信和数据传输协议。总线仲裁在一个专用串行仲裁线上进行,并且通过将接收模块的地址放在所述仲裁线上并监视仲裁线的碰撞,以使请求的模块完成对并行数据总线的访问。

主权项

1．一种用于在多个数据处理模块之间传送数字数据的高速分组总线构造，包括：多个并行数据线，用于在所述数据处理模块之间发送信息；一个请求数据处理模块；一个仲裁装置，用于一个请求数据处理模块获得对所述数据线的存取；在每个所述数据处理模块中包括的一个总线控制器、一个发送FIFO、和一个接收FIFO；所述总线控制器耦合到所述发送和接收FIFO；和所述总线控制器耦合到所述数据线和仲裁装置，以允许所述数据处理模块之间的高速数据通信。