| 主权项 |
1.一种半导体非挥发性记忆装置,其特征系:具备: 令各 具有控制闸(1)、汲极(2)及源极(3)之复数记忆格,整 体 或选择性下降临界値电压后,以连接于字元线(WL) 之记忆 格群单位,整体检查临界値电压之后,对比临界値 电压为 低之记忆格,选择性地将其临界値电压整体提升之 动作手 段者。2.如申请专利范围第1项之半导体非挥发性 记忆装置,其 中,具备令对应前述临界値电压提升临界値电压之 动作手 段分为复数次,对应重覆进行检查后之记忆格的临 界限値 电压状态,于每记忆格提升临界値电压之动作手段 。3.如申请专利范围第2项之半导体非挥发性记忆 装置,其 中,前述检查时之选择字元线电压系第1次进行检 查时之 字元线电压,和重覆进行检查时之字元线电压,其 电压不 一定一致者。4.如申请专利范围第2项之半导体非 挥发性记忆装置,其 中,以令写入资料较写入检查时之字元线电压为高 之电压 加以再读取,将较写入检查时之字元线电压为高的 记忆格 临界値电压再下降之动作手段者。5.如申请专利 范围第4项之半导体非挥发性记忆装置,其 中,将提升前述临界値电压的动作,和再下降前述 临界値 电压的动作,事先于装置内部重覆规定之次数者。 6.一种半导体非挥发性记忆装置,其特征系具有令 具有控 制闸(1)、汲极(2)及源极(3)之复数非挥发性记忆格 阵列 状配置之记忆格阵列,和前述复数之记忆格群(区 段)之控 制闸(1)共通连接之字元线(WL),和前述复数之记忆 格汲 极(2)共通连接之位元线(BL);于每位元线(BL),具备进 行感测动作和写入资料之闩锁动作及提升。降低 临界値电 压动作时之资料闩锁动作的触发电路(FF),和对应 检查后 之记忆格临界値状态,于每位元令触发电路(FF)之 再自动 设定资料之电路,总称感测闩锁电路(SL)者。7.一种 电脑系统、针对使用如申请专利范围第1.2.3.4 、5项之半导体非挥发性记忆装置之电脑系统,其 特征系 加上前述半导体非挥发性记忆装置,至少具有中央 处理装 置及该周边电路者。8.一种半导体非挥发性记忆 装置,针对以具有令具有控制 闸(1)、汲极(2)及源极(3)之复数非挥发性半导体记 忆格 阵列状配置之记忆格阵列之记忆块,和前述复数之 记忆格 群(区段)之控制闸(1)共通连接之字元线(WL)单位之 区段 ,令提升记忆格之临界値电压的动作整体进行之消 除动作 ,其特征系分配施加于字元线(WL)之正电压和施加 于上述 复数之记忆格群之源极记忆井区之负电压,使上述 复数之 记忆格群之汲极成为ON,改写记忆格之资讯者。9. 如申请专利范围第8项之半导体非挥发性记忆装置 ,其 中,施加于前述半导体非挥发性记忆装置之字元线 (WL)之 正电压绝对値较施加于记忆井区之负电压之绝对 値为大者 。10.如申请专利范围第8项之半导体非挥发性记忆 装置,其 中,前述半导体非挥发性记忆装置之消除动作中, 构成记 忆块之区段系具备选择消除动作,于字元线(WL)施 加正电 压之区段(选择区段),消除为非选择,字元线(WL)电 压和 记忆井区电压不同之区段(非选择区段),更且消除 为非选 择,字元线(WL)电压和记忆格之源极(3).汲极(2)间电 压( 通道电压)为相同之区段(完全非选择区段)者。11. 如申请专利范围第8项之半导体非挥发性记忆装置 ,其 中,前述半导体非挥发性记忆装置之消除动作之记 忆井区 电压的绝对値为读取时字元线电压以下者。12.如 申请专利范围第10项之半导体非挥发性记忆装置, 其中,分割为复数之记忆块,选择区段和非选择区 段为同 一记忆块,令构成此之外的记忆块区段系完全非选 择区段 者。13.如申请专利范围第10项之半导体非挥发性 记忆装置, 其中,前述半导体非挥发性记忆装置之完全选择区 段,则 于消除动作中于记忆井区施加负电压,通道电压和 字元线 (WL)电压呈接地电压之记忆格,或记忆井区电压和 通道电 压和字元线电压为接地电压之记忆格所成者。14. 如申请专利范围第13项之半导体非挥发性记忆装 置, 其中,与前述记忆格并列连接之单位区块,该记忆 格之汲 极(2)则介由MOS电晶体连接于位元线,该记忆格之源 极(3 )则则介由MOS电晶体连接于源极线,令选择区域和 非选择 区域包含同一之单位区块,构成此外之区块之区段 则由完 全非选择区段者。15.如申请专利范围第13项之半 导体非挥发性记忆装置, 其中,前述半导体非挥发性记忆装置则形成于P型 半导体 基板上,记忆井区和申请专利范围第7项之记忆井 区则与 该基板电气性分离者。16.如申请专利范围第8.11或 13项之半导体非挥发性记忆 装置,其中,前述半导体非挥发性记忆装置之消除 则对选 择之区段,令施加于字元线(WL)及记忆井区之电压 的提升 波形呈数秒至数十秒者。17.如申请专利范围 第16项之半导体非挥发性记忆装置, 其中,前述半导体非挥发性记忆装置之记忆井区电 压提升 时之电压到达时间等于字元线(WL)电压之电压到达 时间者 。18.一种电脑系统、针对使用如申请专利范围第8 .11或13 项之半导体非挥发性记忆装置之电脑系统,其特征 系加上 前述半导体非挥发性记忆装置,至少具有中央处理 装置及 该周边电路者。19.一种半导体非挥发性记忆装置, 针对令各具有控制闸( 1)、汲极(2)及源极(3)之非挥发性半导体记忆格,将9 于 列方向复数连接之单位区块,该记忆格之汲极则介 由MOS 电晶体,于位元线(BL)复数配置之记忆格阵列,其特 征系 使用于位元线(BL)之金属配线层,系以配置于行方 向(与 字元线(WL)平行)之共通源极线(SL)之金属配线层后 之制 造工程所形成,列方向(与位元线(BL)平行)之共通源 极线 (SL),系配置于包含虚拟记忆格列之记忆阵列的终 端,与 配置于该行方向之共通源极线(SL)电气性连接者。 20.如申请专利范围第19项之半导体非挥发性记忆 装置, 其中,具备令记忆格之读取动作及改写后之记忆格 临界値 电压之检查读取动作,以记忆格之控制闸(1)共通连 接之 字元线(WL)单位整体进行,于每位元线(BL)进行感测 动作 和改写资料之闩锁动作之感测闩锁电路者。21.如 申请专利范围第19项之半导体非挥发性记忆装置, 其中,配置于半导体非挥发性记忆装置之行方向之 该共通 源极线(SL)之金属配线之宽为以该位元线之金属配 线宽之 100倍以上的配线宽加以配置者。22.如申请专利范 围第19项之半导体非挥发性记忆装置, 其中,该单位区块之源极系介由MOS电晶体,连接于 共通 源极线(SL)者。图式简单说明:第一图系本发明之 第1实 施例之写入动作(降低记忆格临界値电压的动作) 之流程图 。第二图系本发明之第2实施例之写入动作之流程 图。第 三图系本发明之第3实施例之写入动作之流程图。 第四图 系本发明之第4实施例之写入动作之流程图。第五 图系显 示将半导体非挥发性记忆格之电晶体的截面图。 第六图A 、第六图B系将半导体非挥发性记忆格之电晶体之 临界値 电压选择性下降之动作的电压施加例的截面图。 第七图A 、第七图B系将半导体非挥发性记忆格之电晶体之 临界値 电压选择性上升之动作的电压施加例的截面图。 第八图系 显示令本发明之记忆格临界値电压,选择性下降动 作(写 入动作)之感测闩锁电路内之触发电路的资料图。 第九图 系显示于本发明之一次动作中,令记忆格临界値电 压选择 性回复动作之感测闩锁电路内之触发电路的资料 图。第十 图系显示令本发明之记忆格临界値电压,将选择性 回复动 作经由感测闩锁电路内之触发电路的资料,进行选 择回复 时之触发电路资料图。第十一图系显示令本发明 之记忆格 临界値电压,再选择性地下降动作(写入动作)之感 测闩锁 电路内之触发电路的资料图。第十二图系显示本 发明之半 导体非挥发性记忆装置之机能区块图。第十三图 系串列存 取方式之时间图。第十四图A、第十四图B系记忆 格之输出 状态图。第十五图系随机存取方式之时间图。第 十六图系 记忆格之输出状态图。第十七图系显示构成记忆 块之记忆 格连接例(NOR)电路图。第十八图系显示构成记忆 块之记 忆格连接例(DINOR)电路图。第十九图系显示构成记 忆块 之记忆格连接例(AND)电路图。第二十图系显示构 成记忆 块之记忆格连接例(HICR)电路图。第二十一图系令 本发明 之感测闩锁电路,对记忆块而言呈开放位元线方式 的方块 图。第二十二图系令本发明之感测闩锁电路,对记 忆块而 言呈回折位元线方式的方块图。第二十三图系详 细显示本 发明之感测闩锁电路的电路图。第二十四图系显 示令以往 之临界値电压,选择性下降之动作(写入动作)时之 动作时 间波形图。第二十五图系显示本发明1次动作令记 忆格临 界値电压选择性回复动作时之动作时间波形图者 。第二十 六图系显示令本发明之记忆格临界値电压选择性 回复动作 ,经由感测闩锁电路内的触发电路资料,选择回复 动作之 动作时间波形图者。第二十七图系显示本发明之 记忆格临 界値电压再选择性地下降动作(写入动作)时之动 作时间波 形图。第二十八图系显示使用本发明之半导体非 挥发性记 忆装置的电脑系统的机能方块图。第二十九图系 显示以往 之写入动作(下降记忆格临界値电压的动作)之流 程图。第 三十图系显示进行以往之临界値电压下降动作(写 入动作) 时之写入状态图。第三十一图A、第三十一图B、 第三十一 图C系显示进行本发明之临界値电压下降动作(写 入动作) 时之写入状态图。第三十二图系显示施加于本发 明之记忆 格端子的电压图。第三十三图系本发明之一实施 例半导体 非挥发性记忆装置的记忆块的概念图。第三十四 图A、第 三十四图B系显示以往例之半导体非挥发性记忆格 之消除 动作的电压施加例的电晶体截面图。第三十五图 系显示本 发明之一实施例的消除动作选择记忆格之电压施 加例的电 晶体截面图。第三十六图A、第三十六图B、第三 十六图C 系显示本发明之一实施例半导体非挥发性记忆格 之消除动 作的非选择记忆格之电压施加例电晶体截面图。 第三十七 图系显示本发明实施例之半导体非挥发性记忆装 置的机能 方块图。第三十八图系将本发明之一实施例的感 测闩锁电 路详细显示之电路图。第三十九图系于本发明之 一实施例 中,将以AND型记忆格构成之记忆块加以详细的电路 图。 第四十图系以供给本发明之一实施例之消除动作, 产生供 给记忆块之电压之机能方块图。第四十一图系本 发明之一 实施例之记忆井区电压切换电路之电路图。第四 十二图系 选择本发明之实施例字元线的行解码器电路之电 路图。第 四十三图系显示往例之消除动作时间之波形图。 第四十四 图系显示本发明之一实施例第1之消除动作时间的 波形图 。第四十五图系显示本发明之一实施例2之消除动 作时间 的波形图。第四十六图系显示本发明之一实施例 第3之消 除动作时间的波形图。第四十七图系显示本发明 之一实施 例第4之消除动作时间的波形图。第四十八图系显 示本发 明之记忆格阵列块部之金属配线层之布局图。第 四十九图 系显示本发明之记忆格阵列块部之金属配线层之 布局图。 第五十图系显示以往记忆格阵列部之布局概略图 。第五十 一图系显示本发明记忆格阵列部之布局概略图。 第五十二 图系显示NAND型记忆格之连接例电路图。第五十三 图系显 示以往记忆格阵列之等价电路图。第五十四图系 显示本发 明之记忆格阵列之等价电路图。第五十五图系显 示对源极 线间之位元线条数的源极线之面积比例图。第五 十六图系 显示对记忆格之位元线位置临界値电压依存性图 。第五十 七图系显示本实施例之半导体非挥发性记忆装置 的机能方 块图。第五十八图系显示本实施例之感测闩锁电 路之详细 电路图。第五十九图系显示本实施例之读取动作 时间之波 形图。第六十图系显示对PC卡适用例之方块图。 |
