| 发明名称 |
SIGNAL DELAY ANALYZING METHOD FOR LIS DESIGN |
| 摘要 |
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| 申请公布号 |
JPH11175571(A) |
申请公布日期 |
1999.07.02 |
| 申请号 |
JP19970339745 |
申请日期 |
1997.12.10 |
| 申请人 |
MATSUSHITA ELECTRIC IND CO LTD |
发明人 |
TSUZUKI KATSUO;TOYONAGA MASAHIKO |
| 分类号 |
G06F17/50;(IPC1-7):G06F17/50 |
主分类号 |
G06F17/50 |
| 代理机构 |
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代理人 |
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| 主权项 |
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| 地址 |
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