| 主权项 |
1.一种同步型积体电路,其特征在于具备:被输入时钟信号之时钟端子,及被输入应处理信号之内部电路;其以上述时钟信号之第1时刻为基准,将上述应处理信号输入上述内部电路;以上述时钟信号之第2时刻为基准,使上述内部电路动作。2.如申请专利范围第1项之同步型积体电路,其中将上述应处理信号于第3时刻输入上述内部电路,使上述内部电路于第4时刻动作时,上述第1时刻与第3时刻之时间间隔为一定値,上述第2时刻与第4时刻之时间间隔为一定値。3.如申请专利范围第1项之同步型积体电路,其中上述同步型积体电路包含:记忆体阵列,其含有以位址信号指定读出之复数之记忆格;及感应放大器,其将以上述位址信号所指定之记忆格所读出之信号予以放大,上述应处理信号乃为自上述记忆格读出之信号;上述内部电路乃为上述感应放大器;以上述第1时刻为基准以上述位址信号指定上述记忆格;以上述第2时刻为基准开始上述感应放大器之放大动作。4.如申请专利范围第3项之同步型积体电路,其中具有将上述第1时刻之上述位址信号予以信号译码之译码器,将自该被译码之位址所指定之记忆格所读出之信号,藉以上述第2时刻为基准开始放大动作之上述感应放大器予以放大。5.如申请专利范围第4项之同步型积体电路,其自上述被译码之位址所指定之记忆格说出信号之时刻,及上述感应放大器开始放大之时刻,系依上述时钟信号之循环时间而变化。6.如申请专利范围第1至5项之任一项之同步型积体电路,其中上述第1时刻系上述时钟信号之脉冲之第1上升时刻,上述第2时刻系上述时钟信号之脉冲之第2上升时刻,上述第2上升系上述第1上升之下一个脉冲之上升。7.一种半导体记忆装置,其特征在于:系为基于时钟信号而动作之半导体记忆装置,具有:复数之蓄积资讯之记忆格,及将用以指定至少一个该记忆格之位址信号予以译码之译码器,及将蓄积于由该位址信号所指定之记忆格之资讯予以反映之输出信号予以输出之输出线,及放大该输出信号之放大器;上述译码器系将上述时钟信号之第1时刻之位址信号予以译码;上述输出线系于上述第1时刻之特定时间后之第2时刻将上述输出信号予以输出;上述放大器系于与第1时刻相异之第3时刻相差特定时间之第4时刻被活性化。8.如申请专利范围第7项之半导体记忆装置,其中上述第1时刻系上述时钟信号之第1脉冲之上升或下降;上述第3时刻系上述时钟信号之第1脉冲之后而来之第2脉冲之上升或下降。9.如申请专利范围第7或8项之半导体记忆装置,其中上述放大器系于与上述第1时刻相异之第3时刻之特定时间前之第4时刻被活性化。10.如申请专利范围第7或8项之半导体记忆装置,其中上述放大器系于与上述第1时刻相异之第3时刻之特定时间后之第4时刻被活性化。11.如申请专利范围第7或8项之半导体记忆装置,其中上述第1脉冲与第2脉冲系为连续之脉冲。12.如申请专利范围第7或8项之半导体记忆装置,其中上述放大器系正反馈放大。13.如申请专利范围第7或8项之半导体记忆装置,其中上述时钟信号藉由DDL电路、SMD电路或PLL电路处理,而形成上述第4时刻之时点。14.如申请专利范围第13项之半导体记忆装置,其中上述DLL电路或PLL电路具有:第1延迟电路,其系于其迥路中,依上述时钟信号之频率而变化延迟时间;及第2延迟电路,其延迟时间为一定値,并不依上述时钟信号之频率而变化。15.如申请专利范围第7或8项之半导体记忆装置,其中前述复数之记忆格各连接字元线,该字元线以前述第3时刻为基准被做成不选择。16.一种同步型积体电路,具备被自外部输入活性化时刻之感应放大器,其特征在于:上述感应放大器系以与应放大之信号之输入时刻之作为基准之时刻不同之时刻为基准,使上述感应放大器活性化。17.如申请专利范围第16项之同步型积体电路,其中上述感应放大器之活性化时刻之基准者系为:应放大之信号之输入时刻之作为基准之时钟脉冲缘之下一个时钟。18.一种同步型积体电路,具备以来自外部之时钟信号指定活性化时刻之感应放大器,其特征在于:上述时钟信号之时钟周期之变化量之绝对値,与上述感应放大器之活性化时刻与应放大之信号间感应放大器之输入时刻之时间间隔,系对应变化。19.一种同步时钟信号产生电路,具有相位比较器与由该相位比较器所控制之可变延迟电路,其特征在于:于上述相位比较器之输入信号使用同步镜延迟电路之输入及输出信号;上述同步镜延迟电路中之延迟电路之一部分使用由上述相位比较器输出控制之可变延迟电路。20.一种半导体记忆装置,其特征在于:系为基于时钟信号动作之半导体记忆装置,具有:复数个蓄积资讯之记忆格,及连接于该记忆格之资料线及字元线,及将上述资料线之输出信号予以放大之感应放大器;于自上述记忆格读出资讯时,上述资料线系于上述时钟信号之第1时刻之特定时间后之第2时刻输出上述输出信号,上述感应放大器系于与上述第1时刻相异之第3时刻相差特定时间之第4时刻被活性化。21.如申请专利范围第20项之半导体记忆装置,其中向上述记忆格写入资讯时,上述资料线系于与上述时钟信号之第1时刻相差特定时间之第5时刻上升,于与上述时钟信号之第2时刻相差特定时间之第6时刻下降;上述字元线系于与上述时钟信号之第1时刻相差特定时间之第7时刻上升,于与上述时钟信号之第2时刻相差特定时间之第8时刻下降。22.如申请专利范围第20或21项之半导体记忆装置,其中前述记忆格系为SRAM或DRAM。图式简单说明:第一图为本发明之感应放大器之活性化时序图。第二图为本发明之同步型SRAM之方块图。第三图为习知之活性化时序图。第四图为正反馈型感应放大器之电路图。第五图为本发明之同步型积体电路用之时钟同步电路之电路图。第六图为本发明之同步型积体电路用之时钟同步电路之时序图。第七图为本发明之同步型积体电路用之时钟同步电路之其他电路图。第八图为本发明之同步型积体电路用之时钟同步电路之其他电路之时序图。第九图为本发明之感应放大器之其他之活性化时序图。第十一图为同步型SRAM之其他方块图。第十二图为使用本发明之同步型DRAM之时序图。第十三图为使用本发明之同步型DRAM之其他之时序图。第十四图为使用本发明之其他之时序图。第十五图为使用本发明之同步型DRAM之其他之时序图。第十六图为使用本发明之同步型DRAM之其他之时序图。第十七图为使用本发明之晶片中之电路配置图。第十八图为表示应用于Register-Latch(R/L)型同步型DRAM之应用例之时序图。第十九图为表示应用于Register-Through(R/T)型同步型记忆体之应用例之时序图。第二十图为表示向同步型记忆体写入时之字元线与位元线之关系之时序图。第二十一图为表示SMD之典型电路之方块图。第二十二图为表示SMD之改良电路之方块图。 |
