具有包括交错主位线的分级位线结构的半导体存储器

摘要

这里披露了一种使用分级位线结构的半导体存储器,所述分级位线结构允许较宽的主位线节距和较低的位线电容。在作为范例的实施例中,存储器(30)包括被以行和列形式安置并用于存储数据的多个存储器单元(MC)。每个列具有至少一个读出放大器(SA_i)、至少一对可操作地耦合到所述读出放大器上的主位线(MBL_i、MBL_i(非))、和至少两对耦合到所述存储器单元和可选择地耦合到所述读出放大器上的局部位线(LBL_1i、LBL_1i(非)、LBL_2i、LBL_2i(非))。所述局部位线对中的至少一对可选择地经过所述主位线对耦合到所述读出放大器上。每个主位线对的长度短于一个列长度,和所述主位线被以交错结构安置。至少某些主位线的至少一部分的节距大于所述局部位线的节距。所述主位线可以被安置成折叠或开路结构。主位线节距可以大约是局部位线节距的两倍。

主权项

1．一种半导体存储器，包括：以行和列安置的多个存储器单元，用于存储数据；每个列具有至少一个读出放大器，至少一对可操作地耦合到所述读出放大器上的主位线，和至少两对耦合到存储器单元和可选择地耦合到所述读出放大器上的局部位线，从而所述局部位线对的至少一个被经过所述主位线对可选择地耦合到所述读出放大器上；其中，每个主位线的长度短于一个列的长度和整个存储器单元的至少某些主位线的至少一部分的节距长于所述局部位线的长度。