| 主权项 |
1.一种用以预充电资料线之电路,该电路包含:一电源,产生一变化之电源电压作为输出,能移动于一第一电压及一第二较低电压之间;一控制电路,用以产生一通/断信号,该通/断信号适于在一通状态及一断状态之一中;及一泄放器,接收该变化之电源电压及通/断信号作为输入,该泄放器连接至资料线,并适于拉上及拉下资料线,俾当通/断信号在通状态中时,维持资料线于该变化之电源电压减一恒定量,及当通/断信号在断状态中时,该泄放器消耗大致零电力。2.一种用以预充电资料线之电路,该电路包含:一电源,产生一变化之电源电压作为输出,能移动于一第一电压及一第二较低电压之间;一控制电路,用以产生一通/断信号,该通/断信号适于在一通状态及一断状态之一中;及一泄放电路,接收该变化之电源电压及通/断信号作为输入,该泄放器连接至资料线,及当变化之电源电压下降及通/断信号在通状态中时,适于拉下资料线至变化之电源电压减一恒定量,及一注入电路,接收变化之电源电压及通/断信号作为输入,注入电路连接至资料线,及当变化之电源电压上升及通/断信号在通状态中时,适于拉上资料线上之电压至该变化之电源电压减一恒定量。3.如申请专利范围第2项之电路,其中,该泄放电路包含一PMOS电晶体,及该注入电路包含一NMOS电晶体。4.如申请专利范围第3项所述之电路,其中,该NMOS电晶体具有一闸极,一第一端及一第二端,闸极连接至通/断信号,第一端连接至电源,及第二端连接至资料线。5.如申请专利范围第3项所述之电路,其中,该PMOS电晶体具有一闸极,一第一端及一第二端,该第一端连接至资料线,第二端接地,及闸极连接至一追踪电路,提供一基准电压等于该变化之电源电压减VTN减︱VTP︱。6.如申请专利范围第5项所述之电路,其中,该追踪电路包含六个顺序电晶体,六个顺序电晶体各具有一源极,一吸极,及一控制输入端,其中第一电晶体之源极及控制输入端连接至电源;第二电晶体之源极连接至第一电晶体之吸极,第二电晶体之吸极连接至第二电晶体之控制输入端,吸极提供该基准电压;第三电晶体之源极连接至第一电晶体之吸极,第三电晶体之控制输入端连接至第二电晶体之控制输入端;第四电晶体之吸极连接至第二电晶体之吸极,第四电晶体之控制输入端连接至第三电晶体之吸极;第五电晶体之吸极及控制输入端连接至第四电晶体之控制输入端;第六电晶体之吸极连接至第四及第五电晶体之源极,及第六电晶体之源极接地。7.如申请专利范围第1项所述之电路,另包含一隔离开关,隔离开关连接至泄放电路及资料线,当通/断开关在断状态中时,隔离开关电隔离资料线及泄放器。8.如申请专利范围第7项所述之电路,其中,该隔离开关为一电晶体,具有一闸极,一第一端及一第二端,闸极连接至通/断信号,第一端连接至资料线,及第二端连接至泄放器。9.一种在随机进出记忆器中用以预充电资料线之电路,该电路包含:一电源,产生一变化之电源电压作为输出,能移动于一第一电压及一第二较低电压之间;一控制电路,用以产生一通/断信号,该通/断信号适于在一通状态及一断状态之一中;及一泄放器,接收该变化之电源电压及通/断信号作为输入,该泄放器连接至资料线,并适于拉上及拉下资料线,俾当通/断信号在通状态中时,维持资料线于该变化之电源电压减一恒定量,当通/断信号在断状态中时,该泄放器消耗大致零电力。10.如申请专利范围第9项所述之电路,其中,该随机进出记忆器为动态者。11.如申请专利范围第10项所述之电路,其中,该动态随机进出记忆器为1百万数元乘8数元之DRAM。12.一种在随机进出记忆器中用以预充电资料线之电路,该电路包含:一电源,产生一变化之电源电压作为输出,能移动于一第一电压及一第二较低电压之间;一控制电路,用以产生一通/断信号,该通/断信号适于在一通状态及一断状态之一中;及一泄放电路,接收该变化之电源电压及通/断信号作为输入,该泄放器连接至资料线,及当变化之电源电压下降及通/断信号在通状态中时,适于拉下资料线至该变化之电源电压减一恒定量,及一注入电路,接收变化之电源电压及通/断信号作为输入,注入电路连接至资料线,及当变化之电源电压上升及通/断信号在通状态中时,适于拉上资料线上之电压至该变化之电源电压减一恒定量。13.如申请专利范围第12项所述之电路,其中,该随机进出记忆器为动态者。14.如申请专利范围第13项所述之电路,其中,该动态随机进出记忆器为1百万数元乘8数元之DRAM。图式简单说明:第一图为简单滙流排概要图,包含先行技艺之一预充电电路。第二图为先行技艺之一预充电电流,包含一泄放器。第三图为一滙流排概要图,含有本发明之一实施例。第四图为第一图电路之时间图。第五图为第二图电路之时间图。第六图为第三图电路之时间图。 |
