| 主权项 |
1.一种延迟电路,系使用逻辑延迟电路与微调延迟电路的基准时钟(clock)所构成之延迟电路,其特征在于,包含:将基准时钟分频,成为逻辑延迟电路的时钟之分频器;将前述逻辑延迟电路的输出解码的解码器;及,接受该解码器的输出,从前述基准时钟,选择目的时钟脉波之正反器电路。2.一种延迟电路,系具有:可依基准时钟周期单位延迟的逻辑延迟电路;接受该逻辑延迟电路的信号,并变换为控制信号的变换记忆体;及,以该变换记忆体所变换的控制信号,控制延迟时间的微调延迟电路之可变延迟时间的延迟电路,其特征在于,包含:将基准时钟N分频,而成为前述逻辑延迟电路的时钟之分频器;及,从前述逻辑延迟电路输出,指定前述基准时钟的顺序,选择输出的时钟选择装置,并将微调延迟电路的可变延迟范围作为1/N。3.一种延迟电路,其具备有:将基准时钟分频,成为外加时钟之分频器;由外部设定延迟资料,并输出该外加时钟周期之倍数资料、该基准时钟周期之倍数资料、及该基准时钟周期未满之资料的记忆体;由外部启动信号倒数计数该外加时钟周期之倍数资料分,并延迟输出的计数器;根据该计数器的输出信号,延迟输出该基准时钟周期之倍数资料分的时钟选择装置;及,根据该时钟选择装置的输出信号,将该基准时钟周期未满之资料分,以所要的分解能,延迟输出的微调延迟电路。图式简单说明:第一图,为本发明之延迟电路的方块图。第二图,为本发明之延迟电路的时序图。第三图,为微调延迟电路的电路图。第四图,为微调延迟电路的时序图。第五图,为习知之延迟电路的方块图。第六图,为习知之延迟电路的时序图。 |
