| 主权项 |
1.一种半导体积体电路,它包含有一组解变形电路 供相对 于一组同步时脉信号而减低传输自特定电路的输 入信号之 变形,其中:该解变形电路反应于输入信号的变形 而控制 将从该半导体积体电路被传输至该特定电路之输 出信号的 相位。2.如申请专利范围第1项之半导体积体电路, 其中该解变 形电路包含:一组输入延迟电路,用以施加一组延 迟在该 输入信号上面以消除该输入信号之变形;以及一组 输出延 迟电路,用以施加如同利用该输入延迟电路所施加 之相同 延迟在输出信号上面。3.如申请专利范围第2项之 半导体积体电路,其中各该输 入和输出延迟电路形成一组延迟锁定回路。4.如 申请专利范围第3项之半导体积体电路,其中该解 变 形电路进一步地包含:一组相位比较电路,用以检 测该输 入信号之变形;以及一组移位暂存器,用以依据被 检测之 变形在该等输入和输出延迟电路中设定相同延迟 。5.如申请专利范围第2项之半导体积体电路,其中 该半导 体积体电路执行一种校正模式以便更正该输入信 号之变形 。6.如申请专利范围第1项之半导体积体电路,其中 该半导 体积体电路随着该输出信号一起传输一组时序信 号至该特 定电路。7.如申请专利范围第6项之半导体积体电 路,其中该半导 体积体电路执行一种校正模式以便相对于同步时 脉信号更 正该时序信号之变形。8.如申请专利范围第7项之 半导体积体电路,其中该特定 电路在校正模式中传输一组时序信号至该半导体 积体电路 。9.如申请专利范围第8项之半导体积体电路,其中 该解变 形电路进一步地包含:一组输入延迟电路,用以在 校正模 式中施加一组延迟于传输自该特定电路之时序信 号上面, 以便相对于同步时脉信号消除时序信号之变形;以 及一组 输出延迟电路,用以在从该半导体积体电路传输至 该特定 电路的时序信号上面施加如同被该输入延迟电路 所施加之 相同延迟。10.如申请专利范围第9项之半导体积体 电路,其中该等时 序信号之各该输入和输出延迟电路形成一组延迟 锁定回路 。11.如申请专利范围第10项之半导体积体电路,其 中该解 变形电路进一步地包含:一组相位比较电路,用以 检测传 输自该特定电路的时序信号之变形;以及一组移位 暂存器 ,用以依据被检测的变形对于该等时序信号在该等 输入和 输出延迟电路中设定相同的延迟。12.如申请专利 范围第1项之半导体积体电路,其中该特定 电路是一组中央处理单元并且该半导体积体电路 是经由滙 流排连接到该中央处理单元的一组记忆体。13.一 种半导体积体电路系统,它具有多数个半导体积体 电路以及一组特定电路,各该半导体积体电路包含 用以相 对于一组同步时脉信号而减低传输自该特定电路 之一组输 入信号的变形之一组解变形电路,其中:该解变形 电路反 应于该输入信号的变形而控制将从该半导体积体 电路传输 至该特定电路之一组输出信号的相位。14.如申请 专利范围第13项之半导体积体电路系统,其中 该特定电路是一组中央处理单元并且各该半导体 积体电路 是经由滙流排连接到该中央处理单元之一组记忆 体。15.如申请专利范围第13项之半导体积体电路 系统,其中 该解变形电路包含:一组输入延迟电路,用以施加 一组延 迟在该输入信号上面以消除该输入信号之变形;以 及一组 输出延迟电路,用以施加如同利用该输入延迟电路 所施加 之相同延迟在输出信号上面。16.如申请专利范围 第15项之半导体积体电路系统,其中 各该输入和输出延迟电路形成一组延迟锁定回路 。17.如申请专利范围第16项之半导体积体电路系 统,其中 该解变形电路进一步地包含:一组相位比较电路, 用以检 测该输入信号之变形;以及一组移位暂存器,用以 依据被 检测之变形在该等输入和输出延迟电路中设定相 同延迟。18.如申请专利范围第15项之半导体积体 电路系统,其中 各该半导体积体电路执行一种校正模式以便更正 该输入信 号之变形。19.如申请专利范围第13项之半导体积 体电路系统,其中 各该半导体积体电路随着该输出信号一起传输一 组时序信 号至该特定电路。20.如申请专利范围第16项之半 导体积体电路系统,其中 各该半导体积体电路执行一种校正模式以便相对 于同步时 脉信号更正该时序信号之变形。21.如申请专利范 围第20项之半导体积体电路系统,其中 该特定电路在校正模式中传输一组时序信号至该 半导体积 体电路。22.如申请专利范围第21项之半导体积体 电路系统,其中 该解变形电路进一步地包含:一组输入延迟电路, 用以在 校正模式中施加一组延迟于传输自该特定电路之 时序信号 上面,以便相对于同步时脉信号消除时序信号之变 形;以 及一组输出延迟电路,用以在从该半导体积体电路 传输至 该特定电路的时序信号上面施加如同被该输入延 迟电路所 施加之相同延迟。23.如申请专利范围第22项之半 导体积体电路系统,其中 对于时序信号之各该输入和输出延迟电路形成一 组延迟锁 定回路。24.如申请专利范围之申请专利范围第23 项中之半导体积 体电路系统,其中该解变形电路进一步地包含:一 组相位 比较电路,用以检测传输自该特定电路的时序信号 之变形 ;以及一组移位暂存器,用以依据被检测的变形对 于该等 时序信号在该等输入和输出延迟电路中设定相同 的延迟。图式简单说明:第一图展示依据先前技术 包含一组CPU以 及一组半导体积体电路的系统之方块图;第二图展 示第一 图的电路细节之方块图;第三图展示在第二图中之 电路所 包含的一组解变形电路之操作的时序图;第四图展 示依据 本发明之一种实施例包含一组CPU以及一组半导体 积体电 路之系统的方块图;第五图展示第四图电路之细节 的方块 图;第六图展示在第五图中之电路所包含的一组解 变形电 路之操作的时序图;第七图展示依据本发明之另一 实施例 包含一组CPU以及一组半导体积体电路之系统的方 块图: 第八图展示第七图系统之操作的时序图;第九图展 示第七 图的半导体积体电路之一的主要部份之方块图;第 十图展 示在第五图和第九图中的解变形电路所包含之移 位暂存器 的电路图;第十一图展示第十图的移位暂存器之操 作的时 序图;第十二图展示在第五图和第九图中解变形电 路所包 含之一组输入延迟电路以及一组输出延迟电路的 电路图; 第十三图展示第十二图的延迟电路之操作的时序 图;第十 四图展示在第五图和第九图中解变形电路所包含 的相位比 较电路中之相位比较器的电路图;第十五图A、第 十五图B 、以及第十五图C展示第十四图的相位比较器之操 作的时 序图;第十六图展示在第五图和第九图的解变形电 路中所 包含之相位比较电路的延迟设定信号产生器之电 路图;第 十七图展示在第十六图中之延迟设定信号产生器 所包含的 JK正反器之操作的时序图;第十八图展示第十六图 的延迟 设定信号产生器的延迟增加操作之时序图;第十九 图展示 第十六图之延迟设定信号产生器的延迟保持操作 之时序图 ;以及第二十图展示第十六图之延迟设定信号产生 器的延 迟减少操作之时序图。 |
