| 主权项 |
1.一种影像处理设备,可将一预定之像素数在一次对图帧缓冲器之存取中,执行像素资料读取与写入两者之一,该图帧缓冲器储存像素资料并包含有可在一分页模式中执行存取的记忆体,该设备包含有:像素缓冲器装置,包含数阶的像素缓冲器,每一阶缓冲器皆可储存一预定像素数的像素资料;以及含有记忆体介面装置,可根据储存在像素缓冲器之每一阶的像素资料而求出连续被处理之像素资料数目,并依照求出之像素资料数而求出CAS的次数,CAS意指当资料写入该图帧缓冲器时,可在一分页模式运作中,对相同列位址连续执行存取的次数。2.如申请专利范围第1项之影像处理设备,其中像素资料为三维影像的资料,该像素资料含有颜色资料、表示深度的Z値、颜色资料的位址、Z値的位置、表示该像素资料是否为多边形资料的资讯,以及表示该像素资料之多边形型式的资讯;以及该记忆体介面装置乃将储存在某一阶像素缓冲器之像素资料的列位置与多边形型式与储存在紧邻之下一阶像素缓冲器之像素资料的列位置与多边形型式相比较,并根据连续一阶像素缓冲器之像素缓冲器之阶数及其间列位置与像素资料多边形型式皆相等时,决定CAS的次数。3.如申请专利范围第2项之影像处理设备,其中该记忆体介面装置可根据指示像素资料之多边形型式的资讯而决定资料之存取型式,并根据该存取型式来执行预定之多边形处理方式。4.如申请专利范围第3项之影像处理设备,其中该存取型式可以是一种将储存在同一点之数阶像素缓冲器中之至少一阶的Z値与储存在该图帧缓冲器中的Z値相比较的型式,而当储存在数阶像素缓冲器中之至少一阶的Z値所代表的位置比储存在该图帧缓冲器之Z値所代表的位置更靠近观察者的话,则储存在该至少一阶像素缓冲器之Z値将会改写于该点之图帧缓冲器中。5.如申请专利范围第3项之影像处理设备,其中该存取型式可以是一种型式,其中,色彩计算系进行于储存在该数阶像素缓冲器中之至少一阶之像素资料的颜色资料,储存在同一点之该图帧缓冲器中的颜色资料,并且计算所得之颜色资料将会改写于该点之图帧缓冲器中。6.如申请专利范围第3项之影像处理设备,其中该存取型式可以是一种型式,其中,储存在该数阶像素缓冲器中之至少一阶之像素资料的颜色资料被写于该图帧缓冲器中被改写。7.一种影像处理设备,可在对该图帧缓冲器一次存取中,对一预定的像素数目执行像素资料的读出与写入动作之一,该图帧缓冲器储存像素资料并包含一可在分页模式中执行存取动作的记忆体,该设备包含有:一像素缓冲器部分,包含数阶的像素缓冲器,每一阶缓冲器皆可储存一预定像素数的像素资料;以及含有一记忆体介面,可根据储存在像素缓冲器之每一阶的像素资料而求出连续被处理之像素资料数目,并依照求出之像素资料数而求出CAS的次数,CAS意指当资料写入图帧缓冲器时,可在一分页模式运作中对相同列位址连续执行存取的次数。8.如申请专利范围第7项之影像处理设备,其中该记忆体介面包含有:一资料处理部分,可将储存在该数阶像素缓冲器中之至少一阶的颜色资料与储存在同一点之该图帧缓冲器中的颜色资料皆予以执行颜色计算,而颜色资料即为所计算并改写于该图帧缓冲器的颜色计算结果,并将储存在该数阶像素缓冲器中之至少一阶之像素资料的Z値与储存在同一点之该图帧缓冲器中的Z値相比较,而当储存在该数阶像素缓冲器中之至少一阶的Z値所代表的位置比储存在该图帧缓冲器之Z値所代表的位置更靠近观察者的话,则储存在该数阶像素缓冲器中之至少一阶的Z値将会改写于该点之图帧缓冲器中;一位址处理部分,可控制该图帧缓冲器之位址的输出,以从该图帧缓冲器读出资料并将资料写入该图帧缓冲器中;以及含有一控制器,可控制该资料处理部分与该位址处理部分的运作。图式简单说明:第一图所示为相关技术之影像处理设备的方块图示;第二图是一资料滙流排宽度与同时间能被存取之点数间的关系图;第三图所示为一分页模式;第四图所示为一多边形的描绘点;第五图所示为在本发明第一实施例之DRAM介面的像素缓冲器部分的方块图示;第六图为一图帧缓冲器的配置图;第七图为一像素资料的配置图;第八图所示为像素资料与点的关系图;第九图为像素缓冲器部分的配置图;第十图为某一阶像素缓冲器的配置图;第十一图是DRAM介面之资料处理部分的配置图;第十二图是DRAM介面之位址处理部分的配置图;第十三图是DRAM介面之控制器的配置图;第十四图所示为多边形型式与存取型式之间的关系图;第十五图所示为像素缓冲器与DRAM介面之时序图(第一运作范例);第十六图所示为像素缓冲器与DRAM介面之另一时序图(第一运作范例);第十七图所示为像素缓冲器与DRAM介面之另一时序图(第一运作范例);第十八图所示为像素缓冲器与DRAM介面之另一时序图(第一运作范例);第十九图所示为像素缓冲器与DRAM介面之另一时序图(第一运作范例);第二十图所示为控制CAS线之一例,使其无法在分页模式中驱动;第二十一图所示为像素缓冲器与DRAM介面之时序图(第二运作范例);第二十二图所示为像素缓冲器与DRAM介面之另一时序图(第二运作范例);第二十三图所示为像素缓冲器与DRAM介面之另一时序图(第二运作范例);第二十四图所示为像素缓冲器与DRAM介面之另一时序图(第二运作范例);第二十五图所示为像素缓冲器与DRAM介面之时序图(第三运作范例);第二十六图所示为像素缓冲器与DRAM介面之另一时序图(第三运作范例);第二十七图所示为像素缓冲器与DRAM介面之另一时序图(第三运作范例);第二十八图所示为像素缓冲器与DRAM介面之时序图(第四运作范例);第二十九图所示为像素缓冲器与DRAM介面之时序图(第五运作范例);第三十图所示为像素缓冲器与DRAM介面之时序图(第六运作范例);第三十一图为本发明第二实施例中之像素缓冲器部分的方块图示;第三十二图所示为本发明之第二实施例之资料处理部分35'与像素缓冲器部分11'之一部份的方块图示,该部分与颜色资料及Z値有关;以及第三十三图所示为本发明之第二实施例之位址处理部分37'与像素缓冲器部分11'之一部份的方块图示,该部分与颜色资料位址、Z値位址、多边形旗标及多边形型式旗标有关。 |
