| 主权项 |
1.一种单晶雷达信号处理器,接受一资料输入、一参考输入、及一串接输入,输出一资料输出及一参考输出,该单晶雷达信号处理器包括:一参考码产生器,接受该参考输入,输出一参考码及该参考输出;一可程式延迟器,接受该串接输入,输出一延迟信号;一输入选择多工器,接受该资料输入、该串接输入、及一回馈输入,输出一多工输入信号;一乘法累加器阵列,接受该多工输入信号及该串接输入,输出一第一计算结果及一第二计算结果;一输出选择多工器,接受该第一计算结果、该第二计算结果、及该多工输入信号,输出一多工输出信号;以及一算术逻辑单元,接受该多工输出信号及该延迟信号,输出一算术输出,该算术输出送至该回馈输入。2.如申请专利范围第1项所述之单晶雷达信号处理器,其中更包括一输出处理单元,接受该算术输出,输出该资料输出。3.如申请专利范围第2项所述之单晶雷达信号处理器,其中该输出处理单元包括一比例调整电路及一资料格式转换电路,该比例调整电路接受该算术输出,输出一输出信号送至该资料格式转换电路,该资料格式转换电路输出该资料输出。4.如申请专利范围第3项所述之单晶雷达信号处理器,该比例调整电路用以调整该算术输出之比例及处理溢位。5.如申请专利范围第4项所述之单晶雷达信号处理器,该资料格式转换电路用以将该比例调整电路之输出信号转换成浮点格式。6.如申请专利范围第5项所述之单晶雷达信号处理器,该参考码产生器包括复数个参考码产生单元,该些参考码产生单元接受一内部参考输入,输出一内部参考输出及一参考値。7.如申请专利范围第6项所述之单晶雷达信号处理器,该些参考码产生单元前后串接,即前一级参考码产生单元之内部参考输入接受后一级参考码产生单元之内部参考输出,第一级参考码产生单元之内部参考输入接受该参考输入,最后一级参考码产生单元之内部参考输出为该参考输出。8.如申请专利范围第7项所述之单晶雷达信号处理器,该些参考码产生单元包括一参考闩锁器、一查表电路、及一参考选择多工器,该参考闩锁器接受该内部参考输入,输出该内部参考输出,该查表电路接受该内部参考输出,输出一查表输出,该参考选择多工器接受该内部参考输出及该查表输出,输出该参考値。9.如申请专利范围第8项所述之单晶雷达信号处理器,该乘法累加器阵列包括复数个乘法累加器单元,每一该乘法累加器单元接受该参考値、该多工输入信号、一第一内部串接输入、及一第二内部串接输入,输出一第一内部串接输出及一第二内部串接输出。10.如申请专利范围第9项所述之单晶雷达信号处理器,该些乘法累加器单元前后串接,即前一级乘法累加器单元之第一内部串接输出送至后一级乘法累加器单元之第一内部串接输入,前一级乘法累加器单元之第二内部串接输出送至后一级乘法累加器单元之第二内部串接输入,第一级乘法累加器单元之第一串接输入接受及该串接输入,第一级乘法累加器单元之第二串接输入接受一零値常数,最后一级之第一内部串接输出为该第一计算结果,最后一级之第二内部串接输出为该第二计算结果。11.如申请专利范围第10项所述之单晶雷达信号处理器,每一该乘法累加器单元包括一参考输入闩锁器、一乘法器、一加法器、一串接选择多工器、一累加闩锁器、一下载选择多工器、及一下载闩锁器,该参考输入闩锁器接受该参考値,该乘法器接受该参考输入闩锁器之输出及该资料输入,该加法器接受一串接多工信号及该乘法器之输出,该累加闩锁器接受该加法器之输出,输出该第一内部串接输出,该串接选择多工器接受该第一内部串接输入及该第一内部串接输出,输出该串接多工信号,该下载选择多工器接受该第一内部串接输出及该第二内部串接输入,该下载闩锁器接受该下载选择多工器之输出,输出该第二内部串接输出。12.如申请专利范围第11项所述之单晶雷达信号处理器,该串接选择多工器接受一模式选择输入控制,用以决定该串接多工信号为该第一内部串接输入及该第一内部串接输出二者择一。13.如申请专利范围第12项所述之单晶雷达信号处理器,该些参考码产生单元之总级数与该些乘法累加器单元之总级数相同。14.如申请专利范围第13项所述之单晶雷达信号处理器,第i级参考码产生单元输出之参考値送至第i级乘法累加器单元,其中i为该些参考码产生器之级数。15.如申请专利范围第14项所述之单晶雷达信号处理器,该可程式延迟器包括复数个延迟闩锁器、一延迟输入多工器、一可程式延迟单元、及一延迟输出多工器。16.如申请专利范围第15项所述之单晶雷达信号处理器,该些延迟闩锁器前后串接,即前一级延迟闩锁器之输出送至后一级延迟闩锁器之输入,第一级延迟闩锁器接受该串接输入。17.如申请专利范围第16项所述之单晶雷达信号处理器,该延迟输入多工器接受该些延迟闩锁器之输出,输出一多工延迟输入信号。18.如申请专利范围第17项所述之单晶雷达信号处理器,该可程式延迟单元接受该多工延迟输入信号,输出一内部延迟信号。19.如申请专利范围第18项所述之单晶雷达信号处理器,该延迟输出多工器接受该内部延迟信号及该多工延迟输入信号,输出该延迟信号。20.如申请专利范围第19项所述之单晶雷达信号处理器,其中更包括一控制单元,可接受一控制指令,输出复数个遮罩信号及复数个控制信号。21.如申请专利范围第20项所述之单晶雷达信号处理器,该控制单元包括一先进先出记忆体、一指令暂存器、一遮罩解码器、及一指令解码器。22.如申请专利范围第21项所述之单晶雷达信号处理器,该先进先出记忆体接受该控制指令,输出一内部指令。23.如申请专利范围第22项所述之单晶雷达信号处理器,该指令暂存器接受该内部指令,输出复数个暂存指令。24.如申请专利范围第23项所述之单晶雷达信号处理器,该指令暂存器包括复数个指令闩锁器,该些指令闩锁器前后串接,前一级指令闩锁器之输出送至后一级指令闩锁器,第一级指令闩锁器接受该内部指令。25.如申请专利范围第24项所述之单晶雷达信号处理器,该遮罩解码器接受该指令暂存器中最后一级指令闩锁器输出之暂存指令,输出复数个遮罩信号。26.如申请专利范围第25项所述之单晶雷达信号处理器,该些参考码产生单元之参考选择多工器受该些遮罩信号控制,当该遮罩信号作用时,该参考选择多工器输出为零,用以决定该参考码之长度。27.如申请专利范围第26项所述之单晶雷达信号处理器,该指令解码器接受该些暂存指令,输出复数个控制信号。28.如申请专利范围第27项所述之单晶雷达信号处理器,该些控制信号包括一输入选择信号、一输出选择信号、一参考选择信号、一模式选择输入、一累加器清除信号、一下载信号、一延迟输入选择信号、一延迟设定信号、及一延迟输出选择信号。29.如申请专利范围第28项所述之单晶雷达信号处理器,该输入选择信号控制该输入选择多工器,用以决定该多工输入信号为该资料输入、该串接输入、及该回馈输入三者择一。30.如申请专利范围第29项所述之单晶雷达信号处理器,该输出选择信号控制该输出选择多工器,用以决定该多工输出信号为该第一计算结果、该第二计算结果及该多工输入信号三者择一。31.如申请专利范围第30项所述之单晶雷达信号处理器,该参考选择信号控制该参考选择多工器,用以决定该参考値为该内部参考输出及该查表输出二者择一。32.如申请专利范围第31项所述之单晶雷达信号处理器,该累加器清除信号用以将该些乘法累加器单元之累加闩锁器清除为零。33.如申请专利范围第32项所述之单晶雷达信号处理器,该下载信号控制该些乘法累加器单元之下载选择多工器,用以决定其输出为该第二内部串接输入与该第一内部串接输出二者择一。34.如申请专利范围第33项所述之单晶雷达信号处理器,该延迟输入选择信号控制该延迟输入多工器,用以决定该多工延迟输入信号为该些延迟闩锁器输出之数者择一。35.如申请专利范围第34项所述之单晶雷达信号处理器,该延迟设定信号用以决定该可程式延迟单元之迟延时间。36.如申请专利范围第35项所述之单晶雷达信号处理器,该延迟输出选择信号控制该延迟输出多工器,用以决定该延迟信号为该多工延迟输入信号及该内部延迟信号二者择一。37.一种单晶雷达信号处理器,接受一资料输入、一参考输入、及一串接输入,输出一资料输出及一参考输出,该单晶雷达信号处理器包括:一参考码产生器,接受该参考输入,输出一参考码及该参考输出,包括复数个参考码产生单元,每一该参考码产生单元接受一内部参考输入,输出一内部参考输出及一参考値,该些参考码产生单元前后串接,即前一级参考码产生单元之内部参考输入接受后一级参考码产生单元之内部参考输出,第一级参考码产生单元之内部参考输入接受该参考输入,最后一级参考码产生单元之内部参考输出为该参考输出;一可程式延迟器,接受该串接输入,输出一延迟信号;一输入选择多工器,接受该资料输入、该串接输入、及一回馈输入,输出一多工输入信号;一乘法累加器阵列,接受该多工输入信号及该串接输入,输出一第一计算结果及一第二计算结果,包括复数个乘法累加器单元,每一该乘法累加器单元接受该参考値、该多工输入信号、一第一内部串接输入、及一第二内部串接输入,输出一第一内部串接输出及一第二内部串接输出,该些乘法累加器单元前后串接,即前一级乘法累加器单元之第一内部串接输出送至后一级乘法累加器单元之第一内部串接输入,前一级乘法累加器单元之第二内部串接输出送至后一级乘法累加器单元之第二内部串接输入,第一级乘法累加器单元之第一串接输入接受及该串接输入,第一级乘法累加器单元之第二串接输入接受一零値常数,最后一级之第一内部串接输出为该第一计算结果,最后一级之第二内部串接输出为该第二计算结果;一输出选择多工器,接受该第一计算结果、该第二计算结果、及该多工输入信号,输出一多工输出信号;一算术逻辑单元,接受该多工输出信号及该延迟信号,输出一算术输出,该算术输出送至该回馈输入;一输出处理单元,接受该算术输出,输出该资料输出,包括一比例调整电路及一资料格式转换电路,该比例调整电路接受该算术输出,输出一输出信号送至该资料格式转换电路,该资料格式转换电路输出该资料输出;以及一控制单元,可接受一控制指令,输出复数个遮罩信号及复数个控制信号,包括一先进先出记忆体、一指令暂存器、一遮罩解码器、及一指令解码器。38.如申请专利范围第37项所述之单晶雷达信号处理器,该比例调整电路用以调整该算术输出之比例及处理溢位。39.如申请专利范围第38项所述之单晶雷达信号处理器,该资料格式转换电路用以将该比例调整电路之输出信号转换成浮点格式。40.如申请专利范围第39项所述之单晶雷达信号处理器,该些参考码产生单元包括一参考闩锁器、一查表电路、及一参考选择多工器,该参考闩锁器接受该内部参考输入,输出该内部参考输出,该查表电路接受该内部参考输出,输出一查表输出,该参考选择多工器接受该内部参考输出及该查表输出,输出该参考値。41.如申请专利范围第40项所述之单晶雷达信号处理器,每一该乘法累加器单元包括一参考输入闩锁器、一乘法器、一加法器、一串接选择多工器、一累加闩锁器、一下载选择多工器、及一下载闩锁器,该参考输入闩锁器接受该参考値,该乘法器接受该参考输入闩锁器之输出及该资料输入,该加法器接受一串接多工信号及该乘法器之输出,该累加闩锁器接受该加法器之输出,输出该第一内部串接输出,该串接选择多工器接受该第一内部串接输入及该第一内部串接输出,输出该串接多工信号,该下载选择多工器接受该第一内部串接输出及该第二内部串接输入,该下载闩锁器接受该下载选择多工器之输出,输出该第二内部串接输出。42.如申请专利范围第41项所述之单晶雷达信号处理器,该些参考码产生单元之总级数与该些乘法累加器单元之总级数相同。43.如申请专利范围第42项所述之单晶雷达信号处理器,第i级参考码产生单元输出之参考値送至第i级乘法累加器单元,其中i为该些参考码产生器之级数。44.如申请专利范围第43项所述之单晶雷达信号处理器,该可程式延迟器包括复数个延迟闩锁器、一延迟输入多工器、一可程式延迟单元、及一延迟输出多工器。45.如申请专利范围第44项所述之单晶雷达信号处理器,该些延迟闩锁器前后串接,即前一级延迟闩锁器之输出送至后一级延迟闩锁器之输入,第一级延迟闩锁器接受该串接输入。46.如申请专利范围第45项所述之单晶雷达信号处理器,该延迟输入多工器接受该些延迟闩锁器之输出,输出一多工延迟输入信号。47.如申请专利范围第46项所述之单晶雷达信号处理器,该可程式延迟单元接受该多工延迟输入信号,输出一内部延迟信号。48.如申请专利范围第47项所述之单晶雷达信号处理器,该延迟输出多工器接受该内部延迟信号及该多工延迟输入信号,输出该延迟信号。49.如申请专利范围第48项所述之单晶雷达信号处理器,该先进先出记忆体接受该控制指令,输出一内部指令。50.如申请专利范围第49项所述之单晶雷达信号处理器,该指令暂存器接受该内部指令,输出复数个暂存指令。51.如申请专利范围第50项所述之单晶雷达信号处理器,该指令暂存器包括复数个指令闩锁器,该些指令闩锁器前后串接,前一级指令闩锁器之输出送至后一级指令闩锁器,第一级指令闩锁器接受该内部指令。52.如申请专利范围第51项所述之单晶雷达信号处理器,该遮罩解码器接受该指令暂存器中最后一级指令闩锁器输出之暂存指令,输出复数个遮罩信号。53.如申请专利范围第52项所述之单晶雷达信号处理器,该些参考码产生单元之参考选择多工器受该些遮罩信号控制,当该遮罩信号作用时,该参考选择多工器输出为零,用以决定该参考码之长度。54.如申请专利范围第53项所述之单晶雷达信号处理器,该指令解码器接受该些暂存指令,输出复数个控制信号。55.如申请专利范围第54项所述之单晶雷达信号处理器,该些控制信号包括一输入选择信号、一输出选择信号、一参考选择信号、一模式选择输入、一累加器清除信号、一下载信号、一延迟输入选择信号、一延迟设定信号、及一延迟输出选择信号。56.如申请专利范围第55项所述之单晶雷达信号处理器,该输入选择信号控制该输入选择多工器,用以决定该多工输入信号为该资料输入、该串接输入、及该回馈输入三者择一。57.如申请专利范围第56项所述之单晶雷达信号处理器,该输出选择信号控制该输出选择多工器,用以决定该多工输出信号为该计算结果及该多工输入信号二者择一。58.如申请专利范围第57项所述之单晶雷达信号处理器,该参考选择信号控制该参考选择多工器,用以决定该参考値为该内部参考输出及该查表输出二者择一。59.如申请专利范围第58项所述之单晶雷达信号处理器,该累加器清除信号用以将该些乘法累加器单元之累加闩锁器清除为零。60.如申请专利范围第59项所述之单晶雷达信号处理器,该下载信号控制该些乘法累加器单元之下载选择多工器,用以决定其输出为该第二内部串接输入与该第一内部串接输出二者择一。61.如申请专利范围第60项所述之单晶雷达信号处理器,该延迟输入选择信号控制该延迟输入多工器,用以决定该多工延迟输入信号为该些延迟闩锁器输出之数者择一。62.如申请专利范围第61项所述之单晶雷达信号处理器,该延迟设定信号用以决定该可程式延迟单元之延迟时间。63.如申请专利范围第62项所述之单晶雷达信号处理器,该延迟输出选择信号控制该延迟输出多工器,用以决定该延迟信号为该多工延迟输入信号及该内部延迟信号二者择一。图式简单说明:第一图是本发明之单晶雷达信号处理器之方块图。第二图是参考码产生单元之方块图。第三图是MAC单元之方块图。第四图是MAC阵列之方块图。第五图是可程式延迟器之方块图。第六图是输出处理单元之方块图。第七图是控制单元之方块图。第八图是矩阵相乘之资料流动示意图。第九图是相关运算之MAC阵列运作示意图。第十图是相关运算之示意图。第十一图是相关运算之资料流动示意图。第十二图是做CFAR运算之运作示意图。第十三图是GO_CFAR侦测之运作示意图。第十四图是GO_CFAR侦测之延迟时间设定。 |
