| 主权项 |
1.一种合并记忆体和逻辑(MML)积体电路,包含:一记忆体区块;一逻辑区块;一第一多数输出资料路径,其互相联系记忆体区块与逻辑区块;及一资料路径宽度缩减电路,其系回应一测试模式之信号以连续地提供在第一多数资料路径上之输出资料至至少一合并记忆体和逻辑积体电路输出台,其中合并记忆体和逻辑积体电路输出台之数目系少于第一多数,因此在测试模式期间减少合并记忆体和逻辑积体电路之外部资料路径宽度。2.如申请专利范围第1项之合并记忆体和逻辑积体电路,更包含一第二多数输入资料路径,其互相联系记忆体区块与逻辑区块;其中资料路径宽度缩减电路更从至少一合并记忆体和逻辑积体电路输入台连续地提供输入资料至第二多数输入资料路径,其中合并记忆体和逻辑积体电路输入台之数目系少于第二多数。3.如申请专利范围第2项之合并记忆体和逻辑积体电路,其中第一与第二多数系相同。4.如申请专利范围第1项之合并记忆体和逻辑积体电路,其中资料路径宽度缩减电路包含至少一个多工器,其多工在第一多数资料路径上之输出资料至至少一合并记忆体和逻辑积体电路输出台。5.如申请专利范围第2项之合并记忆体和逻辑积体电路,其中资料路径宽度缩减电路包含至少一个多工器,其多工在第一多数资料路径上之输出资料至至少一合并记忆体和逻辑积体电路输出台,且至少一个解多工器,其解多工从至少一合并记忆体和逻辑积体电路输入台之输入资料至第二多数输入资料路径。6.如申请专利范围第4项之合并记忆体和逻辑积体电路,其中资料路径宽度缩减电路更包含一地址控制器,其提供输出资料路径地址信号至至少一多工器,以造成至少一多工器以连续地定址选择之第一多数资料路径其中一者。7.如申请专利范围第6项之合并记忆体和逻辑积体电路,其中地址控制器包含多数地址垫,其提供输出资料路径地址信号至至少一多工器。8.如申请专利范围第6项之合并记忆体和逻辑积体电路,其中地址控制器包含多数地址台与至少一暂存器,其系回应多数地址台,以储存从多数地址台接收之信号,且从储存之信号以产生输出资料路径地址信号。9.如申请专利范围第6项之合并记忆体和逻辑积体电路,其中地址控制器包含至少一记数器,其提供输出资料路径地址信号至至少一个多工器。10.如申请专利范围第1项之合并记忆体和逻辑积体电路,其中测试模式信号包含一行地址选通信号、一列地址选通信号与一可写信号之结合。11.一种合并记忆体和逻辑(MML)积体电路,包含:记忆体装置;逻辑装置;一第一多数输出资料路径,其互相联系记忆体装置与逻辑装置;及装置,连续地提供在第一多数资料路径上之输出资料至至少一合并记忆体和逻辑积体电路输出台,其中合并记忆体和逻辑积体电路输出台之数目系少于第一多数,回应一测试模式之信号,因此在测试模式期间减少合并记忆体和逻辑积体电路之外部资料路径宽度。12.如申请专利范围第11项之合并记忆体和逻辑积体电路,更包含一第二多数输入资料路径,其互相联系记忆体装置与逻辑装置;其中连续地供给装置更包含从至少一合并记忆体和逻辑积体电路输入台连续地提供输入资料至第二多数输入资料路径,其中合并记忆体和逻辑积体电路输入台之数目系少于第二多数。13.如申请专利范围第12项之合并记忆体和逻辑积体电路,其中第一与第二多数系相同。14.如申请专利范围第11项之合并记忆体和逻辑积体电路,其中连续地供给装置包含用于多工在第一多数资料路径上之输出资料至至少一合并记忆体和逻辑积体电路输出台之装置。15.如申请专利范围第12项之合并记忆体和逻辑积体电路,其中连续地供给装置包含用于多工在第一多数资料路径上之输出资料至至少一合并记忆体和逻辑积体电路输出台之装置,与用于解多工从至少一合并记忆体和逻辑积体电路输出台之输入资料至第二多数输入资料路径之装置。16.如申请专利范围第14项之合并记忆体和逻辑积体电路,其中连续地供给装置更包含用于提供输出资料路径地址信号至复合装置之装置,以造成复合装置以连续地定址选择的第一多数资料路径其中一者。17.如申请专利范围第16项之合并记忆体和逻辑积体电路,其中用于提供输出资料路径地址信号之装置包含多数地址台,其提供输出资料路径地址信号至复合装置。18.如申请专利范围第16项之合并记忆体和逻辑积体电路,其中用于提供输出资料路径地址信号之装置包含多数地址台与用于储存从多数地址台接收信号且用于从储存之信号以产生输出资料路径地址信号之装置。19.如申请专利范围第16项之合并记忆体和逻辑积体电路,其中用于提供输出资料路径地址信号之装置包含用于产生输出资料路径地址信号之计数装置。20.如申请专利范围第11项之合并记忆体和逻辑积体电路,其中测试模式信号包含一行地址选通信号、一列地址选通信号与一可写信号之结合。21.一种合并记忆体和逻辑(MML)积体电路测试方法,该积体电路包括一记忆体区块、一逻辑区块与一第一多数输出资料路径,其互相联系记忆体区块与逻辑区块,测试方法包含以下步骤,其系执行在合并记忆体和逻辑积体电路中:连续地提供在第一多数资料路径上之输出资料至至少一合并记忆体和逻辑积体电路输出台,其中合并记忆体和逻辑积体电路输出台之数目系少于第一多数,回应一测试模式之信号,因此在测试模式期间减少合并记忆体和逻辑积体电路之外部资料路径宽度。22.如申请专利范围第21项之方法,其中合并记忆体和逻辑积体电路更包含一第二多数输出资料路径,其互相联系记忆体区块与逻辑区块,连续地提供步骤更包含以下步骤:连续地提供从至少一合并记忆体和逻辑积体电路输出台之输入资料至第二多数输出资料路径,其中合并记忆体和逻辑积体电路输入台之数目系少于第二多数。23.如申请专利范围第22项之方法,其中第一与第二多数系相同。24.如申请专利范围第21项之方法,其中连续地提供步骤包含复合在第一多数资料路径上之输出资料至至少一合并记忆体和逻辑积体电路输出台。25.如申请专利范围第22项之方法,其中连续地提供步骤包含以下步骤:将第一多数资料路径上之输出资料多工至至少一合并记忆体和逻辑积体电路输出台;及从至少一合并记忆体和逻辑积体电路输入台之输入资料解多工至第二多数输入资料路径。26.如申请专利范围第24项之方法,其中多工步骤系随提供输出资料路径地址信号之步骤前行,且其中多工步骤系执行回应输出资料路径地址信号。27.如申请专利范围第26项之方法,其中以下步骤系执行在提供输出资料路径地址信号步骤与多工步骤之间:储存从多数地址台接收之信号;及产生从储存信号之输出资料路径地址信号。28.如申请专利范围第26项之方法,其中提供输出资料路径地址信号之步骤包含连续地计数以产生输出资料路径地址信号。29.如申请专利范围第21项之方法,其中测试模式信号包含一行地址选通信号、一列地址选通信号与一可写信号之结合。图式简单说明:第一图系根据本发明包括资料路径缩减之合并记忆体和逻辑之积体电路之概要方块图。第二图系根据本发明包括资料路径缩减电路第一实例之合并记忆体和逻辑之积体电路之概要方块图。第三图系说明第二图合并记忆体和逻辑积体电路操作之各种信号之定时图。第四图系根据本发明包括资料路径缩减电路第二实例之合并记忆体和逻辑之积体电路之概要方块图。第五图系说明第四图合并记忆体和逻辑积体电路操作之各种信号之定时图。第六图系根据本发明包括资料路径缩减电路第三实例之合并记忆体和逻辑之积体电路之概要方块图。第七图系说明第六图合并记忆体和逻辑积体电路操作之各种信号之定时图。 |
