| 主权项 |
1.一种非依电性记忆体,包括:复数个非依电性记忆体单元;位址解码逻辑;复数条存取线,连接该位址解码逻辑至该记忆体单元;以及复数个电子锁存器,连接至至少该存取线之一个子集。2.如申请专利范围第1项之非依电性记忆体,其中:该记忆体单元组构成至少二个区段。3.如申请专利范围第1项之非依电性记忆体,其中:该记忆体单元组构成至少二个储存库。4.如申请专利范围第1项之非依电性记忆体,其中:该记忆体单元为快闪记忆体单元。5.如申请专利范围第1项之非依电性记忆体,其中:其中一个该锁存器能保持第一字线于写入电压,而另外一个该锁存器能保持第二字线于读取电压。6.如申请专利范围第1项之非依电性记忆体,其中:该锁存器至少部分地由读取操作信号和写入操作信号而致能,而使得其中一个该锁存器能保持第一字线于读取电压,而另外一个该锁存器能保持第二字线于写入电压。7.如申请专利范围第1项之非依电性记忆体,尚包括:位址转移检测器,传送第一负载信号至该复数个电子锁存器,致使该复数个电子锁存器之第一选择锁存器于第一时间周期期间保持第一选择字线于第一电压。8.如申请专利范围第7项之非依电性记忆体,尚包括:控制电路,其与该位址转移检测器和该位址解码逻辑进行传输,该控制电路产生第一位址和第二负载信号,该第二负载信号传输至该复数个电子锁存器,致使该复数个电子锁存器之第二选择锁存器于第二时间周期期间保持第二选择字线于第二电压,该第一时间周期能够至少部分地与该第二时间周期重叠。9.如申请专利范围第8项之非依电性记忆体,尚包括:选择电路,接收该第一位址和第二位址,该第二位址从该非依电性记忆体之外部源发出,该选择电路选择地传输该第一位址或该第二位址至该位址解码逻辑。10.如申请专利范围第1项之非依电性记忆体,其中:该记忆体单元为快闪记忆体单元;该快闪记忆体单元组构成至少记忆体单元之第一储存库,和记忆体单元之第二储存库;该位址解码逻辑包括字线解码逻辑、第一位元线解码逻辑、和第二位元线解码逻辑;该等存取线包括各字线,该等字线将该字线解码逻辑连接至该记忆体单元之第一储存库和记忆体单元之第二储存库,第一组位元线将该第一位元线解码逻辑连接至该记忆体单元之第一储存库,而第二组位元线将该第二位元线解码逻辑连接至该记忆体单元之第二储存库;以及该电子锁存器,连接至该字线。11.一种读取并写入于非依电性记忆体之方法,包括下列步骤:开始写入处理;解码写入位址,并相对于该写入位址驱动第一存取线;保持该第一存取线;相对于该写入位址写入第一记忆体单元;完成该写入操作;解码读取位址,并相对于该读取位址驱动第二存取线,该第二存取线不同于该第一存取线;保持该第二存取线;以及相对于该读取位址,从第二记忆体单元读取,该读取步骤于该开始步骤后,及完成该写入处理之该步骤之前,而被实施。12.如申请专利范围第11项之方法,尚包括下列步骤:检测第一位址转移;产生指示该第一位址转移之第一信号;传输该第一信号至第一锁存器,该第一锁存器施行保持该第一存取线之该步骤;检测第二位址转移;产生指示该第二位址转移之第二信号;以及传输该第二信号至第二锁存器,该第二锁存器施行保持该第二存取线之该步骤。图式简单说明:第一图为依照本发明记忆体装置之方块图。第二图为显示于第一图中x解码器之更详细方块图。第三图为显示于第二图中解码逻辑202之更详细图。第四图为显示于第三图中解码逻辑电路234之示意图。第五图为显示于第三图中字线选择电路240之示意图。第六图为说明如何程式规划第一图之记忆体装置之流程图。第七图为流程图,说明第一图之状态机器如何实施程式序列。第八图为流程图,说明如何拭除第一图之记忆体装置。第九图A和第九图B为流程图,说明第一图之状态机器如何实施拭除序列。第十图为时序图,说明本发明之同时读取/写入能力。第十一图为依照本发明记忆体装置第二实施例之方块图。第十二图为显示适合用于第十一图所示记忆体装置之记忆体单元阵列之一个例子。 |
