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1.一种半导体基底上的浮闸单元,包含有:一层介电 质, 在半导体之基底上;一个浮闸核心,包含有一个第 一面及 一个第二面,该浮闸核心在该介电质上;一种氧化 物形成 ,在半导体之基底上,相邻于该浮闸核心的行的第 一面及 第二面,并且包含一层至该浮闸核心之第一面及一 个第二 面上之介电质的入侵;一个第一扩散区,位于该浮 闸核心 的该第一面底下,且延伸超出在该浮闸核心之该第 一面上 的入侵,并且藉以该介电质而与该浮闸核心分开; 以及, 一个第二扩散区,位于该浮闸核心的该第二面底下 ,并且 藉以在该浮闸核心之该第二面上的入侵,而与该浮 闸核心 分开。2.如申请专利范围第1项所述之一种半导体 基底上的浮闸 单元,其中该氧化物区域包含有一层热氧化物形成 。3.如申请专利范围第2项所述之一种半导体基底 上的浮闸 单元,更包含:一个第三扩散区,位于该浮闸核心的 该第 一面底下,并且延伸超出第一扩散区。4.如申请专 利范围第1项所述之一种半导体基底上的浮闸 单元,更包含:一种控制闸极介电质以及在该浮闸 核心的 的控制闸极,以形成一个电晶体。5.如申请专利范 围第1项所述之一种半导体基底上的浮闸 单元,其中,该介电质包含有矽氧化物;该第一及第 二扩 散区域具有一种n-型态传导材料的特征;以及,该浮 闸核 心包含有多晶矽元素。6.如申请专利范围第1项所 述之一种半导体基底上的浮闸 单元,其中,该介电质包含有矽氧化物;该第一及第 二扩 散区域具有一种n-型态传导材料的特征;该第三扩 散区域 具有一种n-型态传导材料的特征,且其传导性小于 第一扩 散区域的传导性;以及,该浮闸核心包含有多晶矽 元素。7.一种半导体基底上的记忆阵列,包含有:一 层介电质, 在半导体之基底上;一阵列的浮闸核心,以行和列 排列, 提供在该层介电质上;复数个氧化层区域,介于该 浮闸核 心阵列的一对应的第一及第二行,该氧化层区域形 成至介 电质的入侵,该介电质位于该浮闸核心阵列之该第 一及第 二行;复数个第一扩散区,在第一行及第二行之间 的一个 第一面被排成一列,并且延伸至第二行之下在该对 称的入 侵底下的一个第二面,且藉该介电质而与该第二行 之浮闸 核心的阵列分开;复数个第二扩散区,在第一行及 第二行 之间的一个第一面被排成一列,并且延伸至第一行 之下在 该对称的入侵底下的一个第二面,且藉该介电质而 与该第 一行之浮闸核心的阵列分开;一层绝缘层,在该浮 闸核心 的阵列上;复数个字元线导体,在该浮闸核心的阵 列上的 每一列上,该字元线导体藉着一绝缘层而与该浮闸 核心的 阵列隔开,并且形成复数列的浮闸电晶体;以及,复 数个 选择电路,与该复数个字元线导体及该扩散区接触 ,其中 ,该选择电路将电流转移至一对选定的第一与第二 扩散区 ,来程式、抹除和读出一个选定的浮闸电晶体。8. 如申请专利范围第7项所述之一种半导体基底上的 记忆 阵列,其中该复数个氧化物区域包含有一层热氧化 物形成 。9.如申请专利范围第8项所述之一种半导体基底 上的记忆 阵列,更包含:复数个第三扩散区,在第一行及第二 行之 间的一个第一面被排成一列,并且延伸至第二行之 下在该 对称的入侵底下的一个第二面,且藉该介电质而与 该第二 行之浮闸核心的阵列分开。10.如申请专利范围第7 项所述之一种半导体基底上的记忆 阵列,其中,该介电质包含有矽氧化物;该第一及第 二扩 散区域具有一种n-型态传导材料的特征;以及,该浮 闸核 心包含有多晶矽元素。11.如申请专利范围第7项所 述之一种半导体基底上的记忆 阵列,其中,该介电质包含有矽氧化物;该第一及第 二扩 散区域具有一种n-型态传导材料的特征;该第三扩 散区域 具有一种n-型态传导材料的特征,且其传导性小于 第一扩 散区域的传导性;以及,该浮闸核心包含有多晶矽 元素。12.一种用来制造一虚拟接地记忆单元阵列 的方法,其中 该阵列含有非挥发性非对称的记忆单元,该方法包 含下列 步骤:形成一介电质,用来覆盖一个第一传导性型 态特征 的半导体基底;在介电质上形成一第一及第二行的 浮闸核 心;延着一个第一掺杂长条片,植入一掺杂,在第二 行旁 边且不在第一行旁边,第一掺杂有一与第一传导性 型态相 反的第二传导性型态;形成一与浮闸核心接触的浮 闸侧边 墙,且在浮闸核心之间,该浮闸侧边墙定义了一个 第二掺 杂长条片;将一个第二掺杂植入该第二掺杂长条片 ,该第 二掺杂有第二传导性型态;在浮闸核心的第一和第 二行之 间,形成一层热氧化物,使得在第一和第二行之该 浮闸核 心的底下,形成一层氧化物入侵,且第一掺杂,藉以 介电 质而与该浮闸核心的第二行分开,且第二掺杂,藉 以该对 称的氧化物入侵而与该浮闸核心的第一行分开;以 及,完 成控制闸极介电质和控制闸极的形成。13.如申请 专利范围第12项所述之一种用来制造一虚拟接 地记忆单元阵列的方法,其中之延着一个第一掺杂 长条片 ,植入一掺杂的步骤更包含:扩散该第一掺杂及第 三掺杂 ,其中该第三掺杂之特征为,其扩散率高于第一掺 杂。14.如申请专利范围第12项所述之一种用来制 造一虚拟接 地记忆单元阵列的方法,其中之延着一个第一掺杂 长条片 ,植入一掺杂的步骤更包含:以氮化物层覆盖于第 一和第 二行的每个浮闸核心;形成一图案于遮蔽罩以覆盖 于该氮 化物层,覆盖在相邻于该第一行的介电质,并且暴 露相邻 于该第二行的介电质;延着第一掺杂长条片,植入 该第一 掺杂;以及,在该植入之后,除去该图案遮蔽罩。15. 如申请专利范围第13项所述之一种用来制造一虚 拟接 地记忆单元阵列的方法,其中之延着一个第一掺杂 长条片 ,植入一掺杂的步骤更包含:以氮化物层覆盖于第 一和第 二行的每个浮闸核心;形成一图案于遮蔽罩以覆盖 于该氮 化物层,覆盖在相邻于该第一行的介电质,并且暴 露相邻 于该第二行的介电质;延着第一掺杂长条片,植入 该第一 掺杂;以及,在该植入之后,除去该图案遮蔽罩。16. 如申请专利范围第12项所述之一种用来制造一虚 拟接 地记忆单元阵列的方法,更包含下列步骤:利用矽 氧化物 来制成该介电质;提供一层多晶矽元素,来形成浮 闸核心 之该第一行及第二行;利用一层介电质材料来形成 浮闸侧 边墙;以及,植入一n-型态材料于该第一掺杂及第二 掺杂 长条片,以形成第二传导性型态。17.如申请专利范 围第13项所述之一种用来制造一虚拟接 地记忆单元阵列的方法,更包含下列步骤:利用矽 氧化物 来制成该介电质;提供一层多晶矽元素,来形成浮 闸核心 之该第一行及第二行;利用一层介电质材料来形成 浮闸侧 边墙;植入含有砷元素的第一掺杂与含有磷离子的 第三掺 杂于该第一掺杂长条片;以及,植入一n-型态材料于 该第 二掺杂长条片,以形成第二传导性型态。图式简单 说明: 第一图系一个非对称浮闸记忆单元之第一实施例 的正视图 。第二图系一个利用一个虚拟接地记忆单元配置 之记忆体 阵列的电路图。第三图A至B为说明传统位元-线格 式化技 术的部份的横切面正视图。第四图至第八图为第 二图(A-A )的横切面正视图,并且说明具有非对称、重叠的/ 不重 叠的源极与汲极的记忆单元的制造步骤。第九图 说明第八 图之侧边墙、扩散及鸟嘴型氧化入侵的尺寸。 |
