| 主权项 |
1.一种电压产生电路,于用以控制具有多値储存单 元之一 半导体记忆装置中的X解码电路之输出的电压控制 产生电 路中,其特征在于:具有彼此并联且段数和储存单 元之字 元线数相同之部分电路;该部分电路具有电路形式 和储存 单元部等价之单元部分电路;在该部分电路连接和 该字元 线相同之信号;选择和字元线所选到的储存单元电 晶体之 位置相对应之部分电路,依据该部分电路之单元部 分电路 所具有的电晶体之临限电压产生输出电压。2.如 申请专利范围第1项之电压产生电路,其中,令该单 元部分电路所具有的该电晶体变成和储存单元电 晶体等价 之电晶体,在该单元部分电路之该电晶体之汲极及 /或源 极附加和在储存单元电晶体附加之寄生电阻等价 之电阻。3.一种电压产生电路,用以控制一半导体 记忆装置中之X 解码电路之输出,该半导体记忆装置,包含:储存电 晶体 ,分别配置在多条字元线和多条数位线之交叉位置 ,并依 据较藉着离子注入而实现之接地电压为大之第1临 限电压( Vt0)、较该第1临限电压为大之第2临限电压(Vt1)、 较该 第2临限电压为大之第3临限电压(Vt2)、较该第3临 限电压 为大之第4临限电压(Vt3)等临限电压中之一者被写 入之资 料予以设定;及前述X解码电路,用以将该储存电晶 体予 以解码,而其输出端与该等字元线相连接;其特征 在于: 该电压产生电路具有构造和形成该储存电晶体之 储存电晶 体区域内之基本单位之储存体(Bank)相同之虚拟储 存体列 ;且在该虚拟储存电晶体被选定时,将该虚拟储存 体列内 之虚拟储存电晶体之闸极控制成和该电压产生电 路之输出 端相连接。4.如申请专利范围第3项之电压产生电 路,其特征在于: 备有:负载MOS电晶体及第1部分电路;该负载MOS电晶 体 ,系由加强型P通道电晶体构成,该加强型P通道电晶 体的 源极端子和电源连接,其汲极端子和电压产生电路 之输出 端连接,而其闸极端子和晶片活化信号连接;该第1 部分 电路系与该负载MOS电晶体连接,包括:第1选择电晶 体, 其汲极端子和该电压产生电路之输出端连接,其源 极端子 和第1单元部分电路之第1输入端连接,而其闸极端 子连接 和储存单元部之第1字元线连接之信号;及第2选择 电晶体 ,其汲极端子和该第1单元部分电路之第2输入端连 接,其 源极端子接地,而其闸极端子和该第1选择电晶体 之闸极 端子共通连接;该第1单元部分电路包括第1储存单 元电晶 体和第1电阻;该第1电阻之一端和第1选择电晶体之 源极 端子连接,另一端和第1储存单元电晶体之汲极端 子连接 ;该第1储存单元电晶体之源极端子和该第2选择电 晶体之 汲极端子连接,而其闸极端子和电压产生电路之输 出连接 ;在该电压产生电路内,另具有构造和第1部分电路 相同 之第2部分电路和第3部分电路;该第2部分电路之该 第1单 元部分电路,包括第2储存单元电晶体和第2电阻及 第3电 阻;该第2电阻之一端和第3选择电晶体之源极端子 连接, 另一端和第2储存单元电晶体之汲极端子连接;该 第3电阻 之一端和该第2储存单元电晶体之源极端子连接, 另一端 和第4选择电晶体之汲极端子连接;该第2储存单元 电晶体 之闸极端子和该电压产生电路之输出端连接;该第 3部分 电路之该第1单元部分电路,包括第3储存单元电晶 体和第 4电阻;该第4电阻之一端和第5选择电晶体之汲极端 子连 接,另一端和第3储存单元电晶体之源极端子连接; 该第3 储存单元电晶体之汲极端子和第6选择电晶体之源 极端子 连接,第3储存单元电晶体之闸极端子和该电压产 生电路 之输出端连接;将具有该3个电路形式之该等部分 电路, 以和储存单元之字元线相同数目彼此并联连接;在 该等部 分电路分别连接和储存单元之各字元线连接之信 号,产生 对应于储存单元位置之电压。5.如申请专利范围 第3项之电压产生电路,其中:该第1部 分电路包括储存单元电晶体和第1传输闸电路及第 1反相电 路;该第1传输闸电路由第1NMOS电晶体和第1PMOS电晶 体 构成,该第1NMOS电晶体和该第1PMOS电晶体之源极端 子和 汲极端子共通连接;该第1NMOS电晶体和该第1PMOS电 晶体 所共通连接之源极端子连接于该储存单元电晶体 之闸极端 子;该第1NMOS电晶体和该第1PMOS电晶体所共通连接 之汲 极端子连接于电压产生电路之输出端子;在该第1 NMOS电 晶体之闸极端子连接第1储存单元部之字元线;该 第1储存 单元部之字元线成为该第1反相电路之输入端;将 该第1反 相电路之输出端和该第1PMOS电晶体之闸极端子相 连接之 部分电路,以和储存单元之字元线相同数目彼此串 联连接 ;在该各部分电路分别连接和储存单元之各字元线 连接之 信号,而产生对应于储存单元之位置之电压。图式 简单说 明:第一图系表示本发明之一实施例之电路构造图 。第二 图系表示本发明之其他实施例之电路构造图。第 三图系表 示将本发明之一实施例之电压产生电路之表示输 出电压及 感测速度之输出波形和作为比较例之利用习知技 术之表示 输出电压及感测速度之输出波形比较之图。第四 图系表示 习知技术之电压产生电路之电路构造图。第五图 系表示使 用习知技术之电压产生电路之解码电路之电路构 造图。第 六图系表示使用第五图所示习知之解码电路之时 序图。第 七图系表示习知之多値单元型遮蔽罩ROM所用储存 单元阵 列之图。第八图系表示使用习知之电压产生电路 之之表示 输出电压及感测速度之输出波形图。 |
