| 主权项 |
1.一种极小型处理器,包含:一半导体表面;及一处 理器 形成在约为1000-1500平方密耳范围之半导体表面上 。2.根据申请专利范围第1项之极小型处理器,其中 该处理 器有一8位元宽资料滙流排及一12位元宽位址滙流 排。3.根据申请专利范围第2项之极小型处理器,其 中该处理 器另仅有二算术暂存器。4.根据申请专利范围第3 项之极小型处理器,其中该处理 器具有一为19至20个之有限指令集。5.根据申请专 利范围第4项之极小型处理器,其中该处理 器有一三相局部流水线式时钟设计。6.一种利用 间接定址执行一个或多个指令之处理器,包含 :一算术逻辑单元;一主记忆体,耦合至算术逻辑单 元, 以供储存将行对其操作指令之位址;以及其中藉一 操作码 中之许多位元选择主记忆体中将行对其操作指令 之位址。7.根据申请专利范围第6项之处理器,其中 该处理器具有 一仅为17至19个资料操控指令之有限指令集。图式 简单说 明:第一图为一种包括本发明之半导体积体电路 SMART装 置之接脚略图。第二图为第一图之积体电路装置 之结构方 块图。第三图为第二图之类比处理机22之示意图 。第四图 为第二图之同步器/计数器之示意图。第五图为示 资料取 样之定时图。第六图为一种创新处理机中心之方 块图。第 七图为第二图之IC 20之功能方块图。第八图为一 示在一 资料传输系统中,一IC 20构形如发射器及另一IC 20 构形 如接收机之图。第九图为定时图,示藉第八图之发 射机之 资料流传输。第十图为先前技艺图,示资料流之传 输。第 十一图为流程图,示接收机存取许可。第十二图为 流程图 ,示一种发射机锁定方法。 |
