| 主权项 |
1.一种半导体装置,包含:一底材;一单元阵列,具有 于 该底材上形成之柱,该柱配置成列与行,各该柱向 上延伸 ,并具有掺杂以第一杂质型之上方区域,掺杂以第 二杂质 型之中间区域,及掺杂以该第一杂质型之下方区域 ,该中 间在该上方与下方区域之间;及一闸极区域,形成 于该中 间区域上该各柱之至少一侧壁上,以控制该上方与 下方区 域之间之电阻;该下方区域沿着该行系共用的,且 沿着该 列以行凹沟互相隔离。2.根据申请专利范围第1项 之半导体装置,其中沿着该列 之该闸极区域系连续形成该单元之字线,而该沿着 该行之 该下方区域系该单元之位元线。3.根据申请专利 范围第1项之半导体装置,其中该列互相 以列凹沟分开,该行凹沟比该列凹沟深。4.根据申 请专利范围第1项之半导体装置,其中该下方区 域完全占据该柱之足迹。5.根据申请专利范围第1 项之半导体装置,其中闸极区域 包括形成于该侧壁上之第一闸氧化层,与形成于该 第一闸 氧化层上之第一闸电极。6.根据申请专利范围第4 项之半导体装置,其中闸极区域 包括形成于该第一闸电极上之第二闸氧化层,与形 成于该 第二闸氧化层上之第二闸电极。7.根据申请专利 范围第4项之半导体装置,其中该第一闸 电极于所有边上完全隔离以形成一浮动闸。8.根 据申请专利范围第4项之半导体装置,其中该第一 闸 氧化层之厚度系小的,以允许电子之直接隧穿。9. 根据申请专利范围第1项之半导体装置,更包含一 带, 与各该下方区域相邻以减少该下方区域之电阻。 10.根据申请专利范围第1项之半导体装置,其中该 闸极区 域于沿着配置在该列之柱系共用的,并与配置在该 行之柱 之闸极区域分开。11.一种形成半导体装置之方法, 包含以下步骤:在底材 中形成下方与上方掺杂区域;及形成配置成列与行 之柱阵 列,各该柱具有以该下方与上方掺杂区域分开之本 体部分 ,该柱之一侧壁在该下方与上方掺杂区域之间延伸 ,而该 柱之另一侧壁从该上方区域延伸到该下方区域下 面之区域 以分开相邻行之该下方区域。12.根据申请专利范 围第11项之方法,其中阵列形成步骤 包括以下步骤:蚀刻行凹沟,其以特征大小分开;及 蚀刻 列凹沟,其约以该特征大小之120%倍来分开,以曝光 该下 方掺杂区域并将该行凹沟加深。13.根据申请专利 范围第12项之方法,包含以下步骤:行 凹沟形成步骤之前在配置成行之该底材上形成罩 幕;及列 凹沟形成步骤之前将该罩幕行打样以形成罩幕岛 。14.根据申请专利范围第11项之方法,更包含在相 邻柱之 该侧壁之间形成一隔离间距。15.根据申请专利范 围第11项之方法,更包含于该柱之至 少一该侧壁上形成一闸极区域。16.根据申请专利 范围第15项之方法,其中该闸极区域形 成步骤包括以下步骤:在该侧壁上形成第一闸氧化 层;在 该第一闸氧化层上形成第一闸电极;在该第一闸电 极上形 成第二闸氧化层,该第一闸电极系隔离以形成一浮 动闸; 及在形成于该第二闸氧化层上形成第二闸电极。 17.一种形成半导体装置之方法,包含以下步骤:在 配置 成列与行之底材上形成一柱阵列,该柱系以具有第 一深度 之行凹沟分开,以及以具有第二深度之列凹沟分开 ,而第 二深度小于该第一深度;在该柱下面形成下方掺杂 区域; 在该柱之至少一壁附近形成一闸极区域;及在该柱 上形成 上方掺杂区域。18.根据申请专利范围第17项之方 法,其中阵列形成步骤 包括以下步骤:在平行于该行之该底材上形成罩幕 线;蚀 刻该底材之曝光部分以形成该行凹沟;打样该罩幕 线以形 成罩幕岛;及蚀刻该底材之该曝光部分以形成该列 凹沟并 加深该行凹沟。19.根据申请专利范围第17项之方 法,其中下方掺杂区域 形成步骤包括以下步骤:在该行凹沟之下面部分形 成一向 外扩散材料;及从该向外扩散材料向外扩散材料以 形成该 柱下面之该下方区域。20.根据申请专利范围第17 项之方法,其中该闸极区域形 成步骤包括以下步骤:在该侧壁上形成第一闸氧化 层;在 该第一闸氧化层上形成第一闸电极;在该第一闸电 极上形 成第二闸氧化层,该第一闸电极系隔离以形成一浮 动闸; 及在形成于该第二闸氧化层上形成第二闸电极。 图式简单 说明:第一图-第二图是习知记忆体单元阵列的上 视与立 体图;第三图是第一图-第二图的阵列沿着位元线 所示的 一习知记忆体单元的剖视图;第四图是另一习知记 忆体单 元阵列的示意图;第五图是习知DRAM单元的示意图; 第六 图,第七图分别是习知摺叠式与开放式位元线DRAM 单元的 上视图;第八图显示根据本发明具体实例的记忆体 单元阵 列;第九图是根据本发明而作介质填补,化学研磨 与回蚀 后的第八图的阵列;第十图,第十一图是根据本发 明而分 别沿着字线与位元线方向的第九图的记忆体单元 的剖视图 ;第十二图-第十四图是根据本发明显示第八图中 形成阵 列的方法;第十五图-第十六图是根据本发明的另 一具体 实例而显示具有及不具有带线的记忆体单元阵列; 第十七 图-第二十六图是根据本发明显示第十五图-第十 六图中 形成阵列的方法;第二十七图-第二十八图是根据 本发明 的另一具体实例而显示具有及不具有带线的记忆 体单元阵 列;第二十九图-第三十二图是根据本发明显示第 二十七 图-第二十八图中形成阵列的方法;第三十三图显 示根据 本发明的另一具体实例,其具有堆叠电容器的记忆 体单元 ;第三十四图-第三十五图是根据本发明而显示第 三十三 图中堆叠电容器的不同具体实例;第三十六图-第 四十四 图是根据本发明的另一具体实例而显示形成记忆 体单元阵 列的方法,各单元具有一凹沟电容器用于开放式位 元线与 开放式/摺叠式架构;第四十五图-第五十图是根据 本发 明的另一具体实例而显示形成记忆体单元阵列的 方法,各 单元具有一凹沟电容器用于摺叠式位元线架构;第 五十一 图是根据本发明的另一具体实例的记忆体单元剖 视图,各 单元具有一堆叠电容器用于摺叠式位元线架构;第 五十二 图是根据本发明另一具体实例而显示一记忆体单 元阵列, 于每一柱具有2个电晶体;及第五十三图-第七十二 图是 根据本发明而显示第五十二图中形成阵列的方法 。 |
