| 主权项 |
1.一种延迟电路,其具有各别上升与下降转态延迟, 其包 括:一延迟电路之输入与一延迟电路之输出;一延 迟网路 ,其具有一第一与一第二可变式延迟元件;一信号 侦测器 ,其连接至一反相器;上述延迟电路之输入连接至 上述延 迟网路之输入;上述延迟网路之上述第一可变式延 迟元件 与上述第二可变式延迟元件分别控制输入信号之 上升转态 延迟与下降转态延迟;上述延迟网路之输出连接至 上述信 号侦测器之输入;上述信号侦测器之输出经由上述 反相器 连接至上述延迟电路之输出;以及上述延迟电路之 输出回 授至上述信号侦测器之输入以加速输入信号转态 之完成并 启动电路以准备下一输入信号转态。2.如申请专 利范围第1项所述之延迟电路,其中上述延迟 网路为一RC电路,其包括:上述RC电路之电阻値系由 NI- PI传输闸装置所形成,上述传输闸系连接于上述延 迟网路 之输入与输出间;上述NI-PI传输闸装置之NI闸系连 接至 电路偏压;上述NI-PI传输闸装置之PI闸系连接至电 路接 地;上述RC电路之电容値系由一第一与一第二MOS装 置所 形成,上述第一与第二MOS电容系并联且反相连接于 上述 延迟网路之输出与上述延迟电路之输出;上述第一 MOS电 容之闸极连接至上述延迟网路之输出,其源极-汲 极连接 至上述延迟电路之输出;以及上述第二MOS电容之源 极-汲 极连接至上述延迟网路之输出,其闸极连接至上述 延迟电 路之输出。3.如申请专利范围第2项所述之延迟电 路,其中上述电阻 値系由串联于电路偏压与电路接地间之P通道电晶 体与N通 道电晶体所形成,其包括:上述P通道电晶体之闸极 连接 至上述N通道电晶体之闸极,并连接至上述延迟网 路之输 入;上述P通道电晶体之输出连接至上述N通道电晶 体之输 出,并连接至上述延迟网路之输出;上述P通道电晶 体与 上述N通道电晶体之电阻値系由各电晶体之通道宽 长比所 形成;上述N通道电晶体导通以上升输入信号之转 态;以 及上述P通道电晶体导通以下降输入信号之转态。 4.如申请专利范围第2项所述之延迟电路,其中上述 电容 为横跨于上述第一与第二MOS装置上之电压之函数, 其包 括:高电容値,当上述闸极电压高于上述源极-汲极 电压 时;低电容値,当上述闸极电压低于上述源极-汲极 电压 时;上述第一MOS装置之电容由低变为高,当延迟电 路之 输入信号由低电位变成高电位时;上述第二MOS装置 之电 容持续为低,当延迟电路之输入信号由低电位变成 高电位 时;上述第二MOS装置之电容由低变为高,当延迟电 路之 输入信号由高电位变成低电位时;上述第一MOS装置 之电 容持续为低,当延迟电路之输入信号由高电位变成 低电位 时;以及上述第一MOS装置控制延迟电路之输入信号 之上 升转态延迟,而上述第二MOS装置控制延迟电路之输 入信 号之下降转态延迟。5.如申请专利范围第1项所述 之延迟电路,其中上述信号 侦测器为史密特触发器。6.一种电容与电阻受控 之延迟电路,其具有转态灵敏电容 ,其包括:上述延迟电路之输入连接至一RC网路之输 入; 上述RC网路之输出连接至一史密特触发器之输入; 上述延 迟电路之输入经由上述RC网路之电阻而连接至上 述史密特 触发器之输入;上述史密特触发器连接至一反相电 路;上 述反相电路之输出作为上述延迟电路之输出;上述 反相电 路之输出经由上述RC网路之电容口授至上述史密 特触发器 之输入;将输出信号回授至上述史密特触发器输入 之动作 加速上述史密特触发器之开关;上述电容系由两电 压灵敏 装置所形成,上述两电压灵敏装置系以并联及反相 法连接 于延迟电路之输出与上述史密特触发器之输入之 间;以及 上述电压灵敏装置对上升信号之转态与下降信号 之转态提 供个别且独立之延迟控制。7.如申请专利范围第6 项所述之电容与电阻受控之延迟电 路,其中上述电容系由两N通道MOS电晶体之闸极至 通道电 容所产生,用以单独延迟一上升与一下降输入信号 ,其包 括:上述N通道MOS电晶体系以并联及反相法连接于 延迟电 路之输出与上述史密特触发器之输入之间;上述第 一MOS 电晶体之闸极与上述第二MOS电晶体之源极-汲极皆 连接至 上述史密特触发器之输入;上述第二MOS电晶体之闸 极与 上述第一MOS电晶体之源极-汲极皆连接至延迟电路 之输出 ;MOS电晶体之闸极至源极-汲极电压为正电压时,将 产生 高电容;MOS电晶体之闸极至源极-汲极电压为负电 压时, 将产生低电容;上述第一MOS电晶体产生一电容以延 迟一 上升输入信号;以及上述第二MOS电晶体产生一电容 以延 迟一下降输入信号。8.如申请专利范围第7项所述 之电容与电阻受控之延迟电 路,其中上述两N通道MOS电晶体之电容量之调整系 由改变 各电晶体之闸极大小而达成,以独立调整上升与下 降信号 转态。9.如申请专利范围第6项所述之电容与电阻 受控之延迟电 路,其中上述电容系由两P通道MOS电晶体之闸极至 源极- 汲极电容所形成。10.如申请专利范围第9项所述之 电容与电阻受控之延迟电 路,上述电容量之调整系由改变上述两P通道电晶 体之闸 极大小而达成。11.如申请专利范围第6项所述之电 容与电阻受控之延迟电 路,其中,上述电阻系由一P通道电晶体与一N通道电 晶体 所形成,上述P通道电晶体与上述N通道电晶体系连 接于电 压偏压与电路接地之间,且并联于上述延迟网路输 出与输 入之间,其包括:上述P通道电晶体与上述N通道电晶 体之 电阻系由电晶体通道之宽长比所形成;上述N通道 电晶体 导通以上升输入信号之转态;以及上述P通道电晶 体导通 以下降输入信号之转态。12.如申请专利范围第6项 所述之电容与电阻受控之延迟电 路,其中上述RC网路之上述电阻量系由矽晶上的N型 或P型 掺杂区电阻或复晶矽层所形成。13.一种积体电路 延迟电路,其包括:一输出信号,由一 输入信号延迟所形成;上述输入信号经由一RC低通 网路装 置连接至一史密特触发器之输入;上述RC低通网路 装置对 上述输入信号之上升与下降转态之提供单独且独 立之延迟 调整;上述输出信号经由上述RC低通网路装置之电 容而回 授至上述史密特触发器之输入;以及将上述输出信 号回授 至上述史密特触发器之输入将加速上述延迟电路 之开关。14.如申请专利范围第13项所述之延迟电 路,其中上述电 容形成于一第一与一第二MOS电晶体之闸极与源极- 汲极之 间,其包括:一第一电容,其系由上述第一MOS电晶体 所 形成,上述第一MOS电晶体系连接于上述延迟电路之 输出 与上述史密特触发之输入间,以控制上述输入信号 之上升 边缘;一第二电容系由上述第二MOS电晶体所形成, 上述 第二MOS电晶体系连接于上述延迟电路之输出与上 述史密 特触发器之输入间,以控制上述输入信号之下降边 缘;以 及上述第一电容与上述第二电容之调整系可单独 进行,以 独立控制上述输入信号之上升边缘与下降边缘之 延迟。15.如申请专利范围第13项所述之延迟电路, 其中上述电 容系形成于MOS电晶体之闸极与源极-汲极之间,其 改变系 由改变MOS电晶体之闸极大小而达成。16.如申请专 利范围第13项所述之延迟电路,其中上述电 阻系由一P通道电晶体与一N通道电晶体而形成,上 述P通 道电晶体与N通道电晶体系连接于电压偏压与电路 接地之 间,且并联于上述延迟网路之输出与输入间,其包 括:上 述P通道电晶体与上述N通道电晶体之电阻系由电 晶体通道 之宽长比所形成;上述N通道电晶体导通以上升输 入信号 之转态;以及上述P通道电晶体导通以下降输入信 号之转 态。17.如申请专利范围第13项所述之延迟电路,其 中上述电 阻系由信号线电阻所形成。图式简单说明:第一图 a为本 发明之电路图;第一图b为延迟电路元件之一种连 接法之 电路图;第一图c为延迟电路元件之另一连接法之 电路图 ;第二图为输出入波形图;以及第三图为本发明之 中间点 之波形图。 |
