| 摘要 |
본 고안은, 반도체 기억장치에 관한 것으로, 메모리를 대용량화하는 경우 WL, BL, 신호배선 등의 용량 및 저항의 증대에 따른 배선지연 및 BL의 용량증대나 중복하는 회로블록에 따른 동작전류의 대폭적인 증대가 생기는 결점을 해결하기 위한 것이다. 이를 위해 본 고안은, 행렬형상으로 배치된 메모리셀 어레이를 갖춘 반도체 기억장치에 있어서, 열방향 및 행방항의 분할에 의해 최소한 4개의 블록으로 분할되는 메모리셀 어레이(22a∼22d,22a'∼22d')와, 열방향으로 분할된 상기 메모리셀 어레이의 블록 사이에 배치되는 불규칙적 반복패턴의 주변회로(23), 상기 메모리셀 어레이의 블록에 대응하여 배치되는 제1디코더를 포함한 주변회로(24a∼24d), 상기 메모리셀 어레이와 상기 불규칙적 반복패턴의 주변회로(23)와의 사이에 배치되는 제2디코더를 포함한 주변회로(25) 및, 상기 메모리셀 어레이의 외주부에 배치되는 본딩패드와 입력보호회로를 포함한 주변회로 (29)를 구비한 것을 특징으로 한다. 이러한 구성에 의하면, WL, BL, 신호선 등의 배선길이도 짧게 할 수 있으므로, 그 배선용량, 저항 등을 낮게 억제하는 것이 가능하게 된다. 그리고, 중복하는 회로블록도 없게 되어, 메모리가 대용량화되더라도 고속화와저소비전력화를 실현할 수 있게 된다. |
