| 主权项 |
1.一种电路包括:一种有两端的第一下导体,此第一下导体的其中一端耦合至第一信号源:一种有两端的第一上导盘,此第一上导体与第一下导体间隔一距离,此距离小于相邻两下导体间的容许间距,第一上导体的其中一端与第二信号源耦合;一种有两端的第二上导体,此第二上导体的其中一端耦合至第一下导体的另一端,以接收来自第一信号源信号;以及一种有两端的第二下导体,此第二下导体与第二上导体间隔一距离,此距离小于两相邻下导体间的距离,此第二下导体的其中一端耦合至第一上导体的另一端,以接收来自第二信号源信号。2.根据专利申请范围第1项的电路,其中的第一下导体与第二上导体间隔一距离,且第一上导体第二下导体间有一绝缘层隔开。3.根据专利申请范围第2项的电路,尚包括一与第一下导体耦合的第三导体,以及与第二下导体耦合的第四导体。4.根据专利申请范围第3项的电路,其中每一个第三与第四导体与许多的记忆格相连,每一个记忆格包括至少一个MOS电晶体,MOS电晶体有一个闸连接到各别的第三与第四导体。5.根据专利申请范围第4项的电路,其中的第三与第四导体包括复晶矽字线,复晶矽字线间有一个间距,此间距小于两相邻下导体间可容许的间距。6.根据专利申请范围第2项的电路,其中的第一下导体与第一上导体相互平行的实质部分是第一上导体的长度,且第二上导体与第二下导体相互平行的实质部分是第二上导体的长度。7.根据专利申请范围第2项的电路,其中的第一下导体通过绝缘层中的第一个孔与第二上导体耦合,且其中的第一上导体通过绝缘层中的第二个孔与第二下导体耦合。8.根据专利申请范围第7项的电路,其中的第一下导体藉第三导体与第二上导体耦合,且第一上导体藉第四导体第二下导体耦合,第三与第四导体的材料性质与第一及第二上导体不同。9.根据专利申请范围第6项的电路,其中的第一下导体与第一上导体分开的距离大于绝缘层厚度的实质部分是第一上导体的长度。10.根据专利申请范围第9项的电路,其中的第一下导体与第一上导体间的距离等于绝缘层厚度的实质部分是第一上导体的长度。11.一种电路包括:一种有两端的第一下导体,它的长度即为此两端点之间,此第一下导体其中一端耦合至第一信号源;一种有两端的第一上导体,它的长度即为此两端点之间,此第一上导体平行于第一下导体的实质部分,是第一上导体的长度,此第一上导体其中一端耦合至第二信号源;一种有两端的第二上导体,其长度实质上等于第一上导体的长度,此第二上导体其中一端与第一下导体的另一端耦合,以接收来自第一信号源的信号;以及一种有两端的第二下导体,其长度实质上等于第一下导体的长度,此第二下导体平行于第二上导体的实质部分,是第二上导体的长度,第二下导体其中一端与第一上导体的另一端耦合,以接收来自第二信号源的信号。12.根据专利申请范围第11项的电路,其中的第一下导体与第二上导体被绝缘层隔开,且第一上导体与第二下导体也被绝缘层隔开。13.根据专利申请范围第12项的电路,其中的第一下导体通过绝缘层中的第一个孔与第二上导体耦合,且其中的第一上导体通过绝缘层中的第二个孔与第二下导体耦合。14.根据专利申请范围第13项的电路,其中的第一与第二下导体包含第一种金属。15.根据专利申请范围第14项的电路,其中的第一与第二上导体包含第二种金属。16.一种电路包括:许多驱动电路以产生许多信号;许多第一下导体段藉由许多第二上导体段串连,第一下导体段的一端耦合至驱动电路之一,以接收其中一个信号;以及许多第三上导体段藉由许多第四下导体段串连,第一上导体段的一端耦合至驱动电路之一,以接收其中一的信号,许多第一下导体段中的每一个第一下导体段,与许多第三上导体段的其中之一相邻,且许多第二上导体段中的每一个第二上导体段,与许多第四下导体段的其中之一相邻。17.根据专利申请范围第16项的电路,其中许多第一导体段中的每一个第一导体段,与相邻的许多第三上导体段之一,间隔一距离,此距离小于两相邻下导体段可容许的间距。18.根据申请专利范围第16项的电路,其中的许多信号是位址信号。19.根据申请专利范围第16项的电路,其中的许多信号是资料信号。20.根据申请专利范围第16项的电路,其中的许多信号是字线信号,用以选择性地活化许多记忆格列的其中之一。21.根据申请专利范围第20项的电路,其中尚包括许多复晶矽段,每一复晶矽段与许多记忆格列中的一个记忆格的闸端点耦合,每一个复晶矽段与一个下导体段耦合,此下导体段在许多第一及许多第四下导体段之中。图式简单说明:第一图为本发明之64百万位元DRAM的具体实例;第二图为第一图之64百万位元DRAM中的1个8百万位元阵列图;第三图是第二图之8百万位元阵列中之1/8的设计图;第四图显示第三图中的记忆体格与读出放大器的设计图;第五图A是本发明之偶字线的具体实例图;第五图B是本发明之奇字线的具体实例图;第五图C是本发明之具体实例图,显示奇与偶字线;第六图A是本发明之线路安排的具体实例图;第六图B是按本发明之结构的具体实例图;第六图C是按本发明之结构的另一具体实例图;第六图D是按本发明之结构的又另一具体实例图;第七图是按本发明之结构的另一种线路配置的具体实例图;第八图A是本发明之下导体配置的具体实例图;第八图B是本发明之上导体配置的具体实例图;第八图C是本发明之下及上导体配置的具体实例图;第九图A是本发明之具体实例的模拟电路图;第九图B是本发明之另一具体实例的模拟电路图;第十图A是目前技术的电路图;第十图B是目前技术的另一种电路图;第十一图显示本发明与目前技术之模拟波形的具体实例;第十二图A是目前技术之偶字线的具体实例图;第十二图B是目前技术之奇字线的具体实例图;第十二图C显示目前技术偶及奇字线的具体实例图。 |
