| 主权项 |
1.一种快闪记忆体半导体晶片,包括多数个分别含有一组记忆体细胞元之区段;及用以并行自一区段读取及写入至另一区段之机构。2.如申请专利范围第1项之快闪记忆体半导体晶片,其中用以并行读取之机构包括:至区段之独立读取及写入路径,其中读取路径使读取作业致能且写入路径可并行使写入作业致能;及用以将各区段之记忆体细胞元选择性地耦接至独立读取及写入路径之电路。3.如申请专利范围第2项之快闪记忆体半导体晶片,其中写入作业包括烧录作业。4.如申请专利范围第2项之快闪记忆体半导体晶片,其中写入作业包括消除作业。5.如申请专利范围第2项之快闪记忆体半导体晶片,其中写入作业包括烧录及清除作业两者可并行动作。6.如申请专利范围第2项之快闪记忆体半导体晶片,其中独立之读取及写入路径包括被分隔成一组读取位元线及一组写入位元线之一组位元线,其中读取位元线使读取作业致能时写入位元线使写入作业致能。7.如申请专利范围第6项之快闪记忆体半导体晶片,其中用以选择性地耦接各区段内记忆体细胞元之电路包括在读取作业期间将各区段内记忆体细胞元选择性地耦接至读取位元线,及在写入作业期间耦接至写入位元线之电路。8.如申请专利范围第1项之快闪记忆体半导体晶片,其中用以并行读取之机构包括一组感测放大器以在读取期间感测记忆体细胞元之状态。9.如申请专利范围第8项之快闪记忆体半导体晶片,其中用以并行读取之机构进而包括使感测放大器共用之电路以进行写入作业之验证部份。10.如申请专利范围第9项之快闪记忆体半导体晶片,其中使感测放大器共用之电路包括一多工器电路以提供由读取路径或写入路径对感测放大器输入讯号之存取。11.一种不挥发性记忆体,包括:一个被配置成多数个区段之不挥发性记忆体阵列,其中各区段分别含有一个由不挥发性记忆体细胞元组成之阵列;至区段之独立读取及写入路径,其中独立之读取路径使其中一个区段之读取作业致能且独立之写入路径使其中另外一个区段之写入作业致能;及用以将各区段之不挥发性记忆体细胞元选择性地耦接至独立读取及写入路径之电路。12.如申请专利范围第11项之不挥发性记忆体,其中独立之读取及写入路径包括被分隔成一组读取位元线及一组写入位元线之一组位元线,其中读取位元线使读取作业致能时写入位元线使写入作业致能。13.如申请专利范围第12项之不挥发性记忆体,其中用以选择性地耦接各区段内不挥发性记忆体细胞元之电路包括在读取作业期间将各区段内不挥发性记忆体细胞元选择性地耦接至读取位元线及在写入作业期间耦接至写入位元线之电路。14.如申请专利范围第11项之不挥发性记忆体,进而包括一组感测放大器以在读取作业期间感测不挥发性记忆体细胞元之状态。15.如申请专利范围第14项之不挥发性记忆体,进而包括使感测放大器共用之电路以进行写入作业之验证部份。16.如申请专利范围第15项之不挥发性记忆体,其中使感测放大器共用之电路包括一多工器电路以提供由读取位元线或写入位元线对感测放大器输入讯号之存取。17.一种使快闪记忆体中并行读写作业致能之方法,包括之步骤为:将一组快闪记忆体细胞元配置成多数个区段,每个区段至少含有其中一个快闪记忆体细胞元;为诸区段提供独立之读取及写入路径;提供将其中一区段内快闪记忆体细胞元选择性地耦接至读取路径之电路及将其中另一区段内快闪记忆体细胞元选择性地耦接至写入路径之电路。18.如申请专利范围第17项之方法,其中提供独立读取及写入路径至区段之步骤包括将一组耦接至区段之位元线分隔成一组读取位元线及一组独立之写入位元线。19.如申请专利范围第18项之方法,其中提供电路以选择性地将其中一区段内快闪记忆体细胞元耦接至读取路径及提供电路以选择性地将其中另一区段内快闪记忆体细胞元耦接至写入路径之步骤包括提供电路以选择性地将其中一区段内快闪记忆体细胞元耦接至读取位元线及提供电路以选择性地将其中另一区段内快闪记忆体细胞元耦接至写入位元线之步骤。20.如申请专利范围第17项之方法,进而包括使快闪记忆体中一组感测放大器被读取作业及写入作业之验证部份共用之步骤。21.一种使快闪记忆体中并行读取及写入作业之方法,包括之步骤为:启动写入作业,使快闪记忆体内其中一组快闪记忆体区段之一组快闪记忆体细胞元选择性地耦接至快闪记忆体内之写入路径,并经由写入路径进行对快闪记忆体细胞元之写入;在写入作业期间启动读取作业,其中读取作业使快闪记忆体内其中另一快闪记忆体区段之一组快闪记忆体细胞元选择性地耦接至独立之读取路径,并在经写入路径进行写入时,经由独立之读取路径进行对快闪记忆体细胞元之读取。22.如申请专利范围第21项之方法,其中写入作业系烧录作业。23.如申请专利范围第21项之方法,其中写入作业系清除作业。24.一种双埠之快闪记忆体晶片,包括:多数个区段,每个区段含有一组记忆体细胞元;被分隔成一组读取位元线及一组写入位元线之一组位元线,其中读取位元线使读取作业致能时写入位元线使写入作业致能;一组传输闸,以选择性地将各区段之记忆体细胞元耦接至读取位元线;及一组传输闸,以选择性地将各区段之记忆体细胞元耦接至写入位元线。25.如申请专利范围第24项之双埠快闪记忆体晶片,进而包括:一组感测放大器,以在读取作业期间感测记忆体细胞元之状态;以及使感测放大器共用之电路,以进行写入作业之验证部份。图式简单说明:第一图所示者为一能并行读取及烧录/清除作业之不挥发性记忆体装置;第二图所示者为一实施例之阵列区段,该实施例提供双埠结构;第三图所示者为一输出电路,该电路使感测放大器能以多工方式进行读取及验证作业或被读取及验证作业共用;第四图所示者为双埠阵列区段之另一实施例。 |
