| 主权项 |
1.一种四阶罩幕式唯读记忆体的制造方法,包括下列步骤:提供一半导体基底,其上已形成有至少一闸极氧化层、一第一多晶矽层、复数个源/汲极区及复数个通道区;利用一第一光阻层为罩幕对该半导体基底之部份该些通道区,进行第一道编码的步骤;形成一薄膜电晶体氧化层于该半导体基底上;进行罩幕定义,去除部份该薄膜电晶体氧化层与该闸极氧化层以形成复数个介层洞,暴露出该些源/汲极区;形成一第二多晶矽层于该薄膜电晶体氧化层上;以一罩幕对该部份第二多晶矽层掺杂掺质,以形成复数个掺杂区;以及以一第二光阻层为罩幕对部份该第二多晶矽层对应于该些通道区的区域掺杂掺质,进行第二道编码的步骤。2.如申请专利范围第1项所述之方法,其中该些通道区至少包括一第一区域、一第二区域、第三区域及一第四区域。3.如申请专利范围第2项所述之方法,其中利用一第一光阻层对该半导体基底之部分该些通道区掺杂掺质更进一步包括下列步骤:形成该第一光阻层于该半导体基底上;罩幕定义去除部份该第一光阻层,暴露出该半导体基底该些通道区之该第二区域与该第三区域;对该第二区域与该第三区域掺杂掺质;以及去除该第一光阻层。4.如申请专利范围第3项所述之方法,其中对该第二区域与该第三区域掺杂掺质系以离子植入法进行。5.如申请专利范围第1项所述之方法,其中该第二多晶矽层系为一P型多晶矽层。6.如申请专利范围第1项所述之方法,其中该些掺杂区系对应于该些源/汲极区。7.如申请专利范围第1项所述之方法,其中该些掺杂区系以掺杂N型离子形成。8.如申请专利范围第6项所述之方法,其中掺杂N型离子的方法系为离子植入法。9.如申请专利范围第2项所述之方法,其中以一第二光阻层为罩幕对部份该第二多晶矽层对应于该些通道区的区域掺杂掺质更包括下列步骤:形成该第二光阻层于该第二多晶矽层上;罩幕定义去除部份的该第二光阻层,暴露出对应于该些通道区之该第三区域与该第四区域的该第二多晶矽层;对该第二多晶矽层对应于该第三区域与该第四区域的部份掺杂掺质;以及去除该第二光阻层。10.如申请专利范围第1项所述之方法,第二道编码的步骤系以离子植入法掺杂掺质形成。11.一种四阶罩幕式唯读记忆体的制造方法,包括下列步骤:提供一半导体基底,其上已形成有至少一闸极氧化层、一第一多晶矽层、复数个源/汲极区及复数个通道区,其中该些通道区至少包括一第一区域、一第二区域、一第三域及一第四区域;形成一第一光阻层于该半导体基底上;罩幕定义去除部份该第一光阻层,暴露出该第二区域与该第三区域;进行第一道编码的步骤,对该第二区域与该第三区域掺杂掺质;去除该第一光阻层;形成一薄膜电晶体氧化层于该半导体基底上;进行罩幕定义,去除部份该薄膜电晶体氧化层与该闸极氧化层以形成复数个介层洞,暴露出该些源/汲极区;形成一第二多晶矽层于该薄膜电晶体氧化层上;以一罩幕对该第二多晶矽层对应于该些源/汲极区的部份掺杂掺质,以形成复数个掺杂区;形成一第二光阻层于该第二多晶矽层上;罩幕定义去除部份该第二光阻层,暴露出对应于该些源/汲极区的该第二多晶矽层;进行第二道编码的步骤,对该第二多晶矽层对应于该第三区域与该第四区域的部份掺杂掺质;以及去除该第二光阻层。12.如申请专利范围第11项所述之方法,其中第一道编码步骤系以离子植入法进行。13.如申请专利范围第11项所述之方法,其中第二道编码步骤系以离子植入法进行。14.如申请专利范围第11项所述之方法,其中该第二多晶矽层系为一掺杂P型离子之多晶矽层。15.如申请专利范围第11项所述之方法,其中该些掺杂区系在第二多晶矽层的部份区域掺入N型离子形成。图式简单说明:第一图绘示系为习知的一种罩幕式唯读记忆体的部份区域的上视图;第二图绘示系沿着第一图中虚线2-2'所得之唯读记忆体剖面结构图;第三图绘示依照本发明一较佳实施例,四阶唯读记忆体部份区域上视图;第四图a至第四图f绘示系沿着第三图中A-A'线段所得之四阶唯读记忆体制程步骤的剖面结构绘示图;第五图a至第五图f绘示系沿着第三图中B-B'线段所得之四阶唯读记忆体制程步骤的剖面结构绘示图;第六图a至第六图f绘示系沿着第三图中C-C'线段所得之四阶唯读记忆体制程步骤的剖面结构绘示图;以及第七图绘示细依照本发明一较佳实施例,四阶唯读记忆体的电路简示图。 |
