数位电路之测试方法及其测试架构

摘要

本发明揭露一种数位电路的振荡环(oscillation ring)测试方法及其架构。本发明之测试方法找出可敏化(sensitized)路径的部分集合，使电路中的每一条线，至少被这些路径走过一遍。每条路径加上正相或反相回授，形成一个反转阶级(inversion polarity)为奇数之振荡环。若路径上有定值障碍(stuck-at fault)或(stuck-at faulteffect)、闸延迟障碍(gate delay fault)及路径延迟障碍(pathdelay fault)，则振荡环将不振荡或其振荡周期会过长。本发明采用对一路线有多重振荡环(multiple oscillationring)之方法，可减短测试型样之长度与测试时间，并缩小外加电路。测试架构包括分别连接于待测电路前后之输入级与观察级。输入级用以处理回路之连接(feed-back path connection)、测试型样(test pattern)之输入与加正相或反相回授之决定。而观察级则用以决定观察的输出接脚。

主权项

1.一种数位电路之测试方法,可适用于电子系统之内建式结构,其将待测数位电路之输出端与输入端结合振荡环,输入测试型样,观察其是否振荡,由振荡环之振荡与否可知道待测电路是否正常工作。2.如申请专利范围第1项所述之数位电路之测试方法,其可于上述待测数位电路上寻找出多重振荡环,而提高其测试效率。3.如申请专利范围第2项所述之数位电路之测试方法,其中上述寻找出多重振荡环之步骤系包括:(1)选择一条没有经过下述禁止线的路径,上述路径至少包括一条尚未被测试过的线;(2)设定上述路径的旁路输入之敏化条件,将上述路径之输出端结合输入端成为一振荡环,找出可使上述振荡环振荡之测试型样;若无法找到测试型样,则回到步骤(1),选择一条新的路径;(3)将无法同时测试的线设定为禁止线;(4)重覆步骤(1)至(3),找出在上述测试型样下所有可同时出现之多重振荡环,直到没有其他路径可同时测试;(5)记录测试型样与上述路径之输入与输出接脚及其反转阶级,并清除上述所有禁止线;以及(6)重覆步骤(1)至步骤(5),直到每一条线都至少被走过一遍。4.如申请专利范围第3项所述之数位电路之测试方法,其中上述禁止线的设定包括该线之値已被前一振荡环设定者、设定后会使振荡信号冲突者及该线的所有出路都已设定为禁止线者。5.一种数位电路测试架构,可适用于电子系统之内建式结构,其包括一主机,用以输入测试型样,及控制下述输入级与输出级;一输入级,其置于上述待测电路之前,用于处理回路之连接、上述待测电路输出入之连接与加正相或反相回授之决定;以及一输出级,其置于上述待测电路之后,用以观察所决定之输出接脚,其系由主机所控制之侦测器进行逻辑"或"而形成。6.如申请专利范围第5项所述之数位电路之测试架构,其中上述输入级之设计,系将上述回路之反转阶级取补数,再与测试型样取交集,以简化输入级。7.如申请专利范围第5项所述之数位电路之测试架构,其中上述输入级之系以可程式化逻辑阵列来实现。图式简单说明:第一图系为待测电路例C17之线路图;第二图系为第一图之待测电路C17之其中一条敏化路径CGIJLMP之条件与禁止线(虚线者);第三图系为第一图之待测电路C17之多重敏化路径(即路径CGIJLMP与路径CGIJLNQ);第四图系为待测电路C17之振荡环测试之结果;以及第五图系为本发明之测试电路之架构图。