| 发明名称 | 乘法电路 | ||
| 摘要 | 一个乘法电路,它包含一个部分乘积加法电路和一个最后阶段加法电路,用于求出通过m比特的二进制被乘数与n比特的二进制乘数相乘得出的乘法运算结果的高位p比特(p<m+n),作为其运算结果,其中部分乘积加法电路和最后阶段加法电路中的至少一个包含一个和产生电路及一个进位产生电路,该和产生电路执行与高位p比特乘法运算结果直接有关的比特加法运算,该进位产生电路只产生与低位q比特(q=m+n－p)有关的进位。 | ||
| 申请公布号 | CN1204804A | 申请公布日期 | 1999.01.13 |
| 申请号 | CN98115184.1 | 申请日期 | 1998.06.23 |
| 申请人 | 索尼公司 | 发明人 | 小沼弘一 |
| 分类号 | G06F7/52 | 主分类号 | G06F7/52 |
| 代理机构 | 中国专利代理(香港)有限公司 | 代理人 | 陈景峻;李亚非 |
| 主权项 | 权利要求书 1．一个乘法电路，它包含一个部分乘积加法电路和一个最后阶 段加法电路，用于求出通过m比特的二进制被乘数与n比特的二进 制乘数相乘得出的乘法运算结果的高位p比特(p＜m+n)，作为其运 算结果， 其中部分乘积加法电路和最后阶段加法电路中的至少一个包含 一个和产生电路及一个进位产生电路，该和产生电路执行与高位p 比特乘法运算结果直接有关的比特加法运算，该进位产生电路只产 生与低位q比特(q=m+n-p)有关的进位。 | ||
| 地址 | 日本东京都 | ||