| 主权项 |
1.一种半导体积体电路装置之制造方法,其特征为包括以下制程(a)-(f):(a)在半导体基板主面之第1领域形成第1MISFET,而在第2领域形成第2MISFET的制程,(b)在上述第1MISFET之源极,汲极之其中一方上部形成连接孔的制程,(c)在上述第1领域中,在上述连接孔上部,堆积比上述第1MISFET之闸极上部与其闸极氧化膜之阶段差具有较大之膜厚的第1导电膜,同时在上述第2领域中,在上述第2MISFET之源极,汲极上部,堆积比上述第2MISFET之闸极上部与其闸极氧化膜之阶段差具有较大之膜厚的上述第1导电膜的制程,(d)藉加工上述第1导电膜,将上述第1领域之上述阶段差与上述第2领域之上述阶段差成为大约相等的制程,(e)在上述第1导电膜上部堆积第2导电膜的制程,(f)将形成在上述第2导电膜上部之光阻膜作为掩蔽而将上述第1领域之上述第2导电膜图型形成所期望之形状,同时除去上述第2领域之上述第2导电膜的制程。2.如申请专利范围第1项所述的半导体积体电路装置之制造方法,其中,上述第1MISFET系构成DRAM之记忆格的记忆格选择用MISFET,上述第2MISFET系构成上述DRAM之周边电路的MISFET,上述第1导电膜及上述第2导电膜,系构成配置于上述记忆格选择用MISFET上部的资讯储存用电容元件之下部电极的导电膜。3.如申请专利范围第1项所述的半导体积体电路装置之制造方法,其中,以化学式机械研磨法实行上述第1导电膜之加工者。4.如申请专利范围第1项所述的半导体积体电路装置之制造方法,其中,上述第1导电膜与上述第2导电膜,系多结晶矽膜者。5.一种半导体积体电路装置之制造方法,其特征为包括以下制程(a)-(f):(a)在半导体积体电路装置之第1领域及第2领域形成闸极氧化膜的制程,(b)在上述第1领域之上述闸极氧化膜上部形成第1导电膜的制程,(c)在上述第1领域之上述第1导电膜上部堆积第2导电膜,同时,在上述第2领域之上述闸极氧化膜上部,堆积具有比上述第1领域之上述第1导电膜与上述闸极氧化膜之阶段差较大膜厚之上述第2导电膜的制程,(d)藉由加工上述第2导电膜,将上述第1领域之上述第1导电膜与上述闸极氧化膜之阶段差,及上述第2领域之上述第2导电膜与上述氧化膜之阶段差成为大约相等的制程,(e)在上述第1领域之上述导电膜上部,及上述第2领域之上述第2导电膜上部堆积第3导电膜的制程,(f)将堆积于上述第3导电膜上部之光阻膜作为掩蔽而将上述第1领域之上述第3导电膜与其下部之上述第1导电膜图型形成所期望之形状,同时将上述第2领域之上述第3导电膜与其下部之上述第2导电膜图型形成所期望之形状者。6.如申请专利范围第5项所述的半导体积体电路装置之制造方法,其中,在上述第1领域之上述第1导电膜形成第1MISFET之浮动闸极,同时以上述第3导电膜形成控制闸极,以上述第2领域之上述第2导电膜及第3导电膜形成第2MISFET之闸极者。7.如申请专利范围第5项所述的半导体积体电路装置之制造方法,其中,将上述第1领域之上述第1导电膜与上述闸极氧化膜之阶段差,及上述第2领域之上述第2导电膜与上述氧化矽膜之阶段差使用CMP法成为大约相同者。8.如申请专利范围第5项所述的半导体积体电路装置之制造方法,其中,上述第1导电膜与上述第2导电膜,系多结晶矽膜者。图式简单说明:第一图系表示本发明之实施形态1之DRAM的等値电路图。第二图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第三图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第四图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第五图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第六图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第七图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第八图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第九图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第十图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第十一图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第十二图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第十三图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第十四图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第十五图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第十六图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第十七图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第十八图系表示本发明之实施形态1之DRAM之制造方法之半导体基板的要部剖面图。第十九图系表示本发明之实施形态2之DRAM之型快闪记忆体的等値电路图。第二十图系表示本发明之实施形态2之DRAM之型快闪记忆体的平面图。第二十一图系表示本发明之实施形态2之DRAM之型快闪记忆体周边电路之一部分的平面图。第二十二图(A)、第二十二图(B)系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第二十三图系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第二十四图(A)、第二十四图(B)系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第二十五图(A)、第二十五图(B)系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第二十六图(A)、第二十六图(B)系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第二十七图(A)、第二十七图(B)系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第二十八图(A)、第二十八图(B)系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第二十九图系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第三十图(A)、第三十图(B)系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第三十一图(A)、第三十一图(B)系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第三十二图(A)、第三十二图(B)系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第三十三图(A)、第三十三图(B)系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第三十四图(A)、第三十四图(B)系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第三十五图系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第三十六图(A)、第三十六图(B)系表示本发明之实施形态2之AND型快闪记忆体之制造方法之半导体基板的要部剖面图。第三十七图系表示本发明之实施形态3之NOR型快闪记忆体的等値电路图。第三十八图系表示本发明之实施形态3之NOR型快闪记忆体的平面图。第三十九图系表示本发明之实施形态3之NOR型快闪记忆体的平面图。第四十图系表示本发明之实施形态3之NOR型快闪记忆体的平面图。第四十一图系表示本发明之实施形态3之NOR型快闪记忆体的平面图。第四十二图系表示本发明之实施形态3之NOR型快闪记忆体的平面图。第四十三图系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第四十四图(A)、第四十四图(B)系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第四十五图(A)、第四十五图(B)系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第四十六图(A)、第四十六图(B)系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第四十七图(A)、第四十七图(B)系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第四十八图(A)、第四十八图(B)系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第四十九图(A)、第四十九图(B)系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第五十图(A)、第五十图(B)系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第五十一图(A)、第五十一图(B)系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第五十二图(A)、第五十二图(B)系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第五十三图(A)、第五十三图(B)系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第五十四图(A)、第五十四图(B)系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第五十五图(A)、第五十五图(B)系表示本发明之实施形态3的NOR型快闪记忆体之制造方法之半导体基板的要部剖面图。第五十六图系表示本发明之其他实施形态之记忆体/逻辑混载LSI的方块图。 |
