| 主权项 |
1.一种多层印刷电路板,包含:一个大型积体电路设置于该电路板上,该大型积体电路具有多根电源供给针脚与多根讯号针脚;一个电感图案如电路图案形成于该电路板上,该电感图案的一端连接到至少该大型积体电路多根电源供给针脚之一;和一个电源供给图案形成于该电路板上,该电源供给图案连接到该电感图案的其他端。2.如申请专利范围第1项之电路板,其中该电感图案形成于该电路板的内层上。3.如申请专利范围第1项之电路板,其中连接到多根电源供给针脚的通孔所在地是形成于该电源供给图案上,凹口形成以环绕一个预定的范围包括该通孔所在地的少许或全部,藉凹口所环绕的部分,经由该电感图案连接到至少一个该电源供给图案的位置。4.如申请专利范围第3项之电路板,其中该电感图案配置于讯号线附近的位置,而讯号线连接到多根讯号针脚之一,该讯号针脚是接收周期性时间脉波讯号。5.如申请专利范围第1项之电路板,其中该电感图案具有平行状。6.如申请专利范围第1项之电路板,其中该电感图案具有螺旋状。7.如申请专利范围第1项之电路板,其中该电感图案与配置于其附近的电容元件一起构成低通滤波器。8.如申请专利范围第1项之电路板,其中该电容元件藉电路图案形成。9.一种多层印刷电路板,包含:一个大型积体电路设置于该电路板上,该大型积体电路具有多根电源供给针脚与多根讯号针脚;一个电感图案形成于该电路板的讯号层上,该电感图案的一端连接到至少该大型积体电路的多根电源供给针脚之一;一个电源供给图案形成于该电路板的电源供给层上;和一个通孔用于连接该电源供给图案与该电感图案的其他端。10.一种多层印刷电路板,包含:一个大型积体电路设置于该电路板上,该大型积体电路具有多根电源供给针脚与多根接地针脚;一个电感图案形成于该电路板的第一层上,该电感图案的一端连接到至少该大型积体电路的多根电源供给针脚之一;一个电源供给图案形成于该电路板的第二层上;第一个通孔用于连接该电感图案与该电源供给图案的其他端;一个接地图案形成于该电路板的第三层上;和第二个通孔用于连接该接地图案与接地针脚。11.一种多层印刷电路板,包含:一个大型积体电路设置于该电路板上,该大型积体电路具有多根讯号针脚;一个电感图案如电路图案形成于该电路板上,该电感图案的一端连接到该大型积体电路的多根讯号针脚的一预定针脚;和一个讯号线图案形成于该电路板上,该讯号线图案连接到该电感图案的其他端。12.如申请专利范围第11项之电路板,其中该电感图案具有平行状。13.如申请专利范围第11项之电路板,其中该电感图案具有螺旋状。14.如申请专利范围第11项之电路板,其中该电感图案与配置于其附近的电容元件一起构成低通滤波器。15.如申请专利范围第11项之电路板,其中该电容元件藉电路图案形成。16.一种使用多层印刷电路板的网格阵列封装,包含:一个半导体晶片设置于该封装上,该半导体晶片具有多根电源供给针脚与多根讯号针脚;一个电感图案如电路图案形成于该封装上,该电感图案的一端连接到至少该半导体晶片的多根电源供给针脚之一;和一个电源供给图案形成于该封装上,该电源供给图案连接到该电感图案的其他端。17.如申请专利范围第16项之封装,其中该电感图案具有平行状。18.如申请专利范围第16项之封装,其中该电感图案具有螺旋状。19.如申请专利范围第16项之封装,其中该电感图案与配置于其附近的电容元件一起构成低通滤波器。20.如申请专利范围第19项之封装,其中该电容元件藉电路图案形成。21.一种网格阵列封装,包含:一个半导体晶片设置于该封装板上,该半导体晶片具有多根讯号针脚;一个电感图案如电路图案形成于该封装板上,该电感图案的一端连接到该半导体晶片的多根讯号针脚的一预定针脚;和一个讯号线图案形成于该封装板上,该讯号线图案连接到该电感图案的其他端。22.如申请专利范围第21项之封装,其中该电感图案具有平行状。23.如申请专利范围第21项之封装,其中该电感图案具有螺旋状。24.如申请专利范围第21项之封装,其中该电感图案与配置于其附近的电容元件一起构成低通滤波器。25.如申请专利范围第24项之封装,其中该电容元件藉电路图案形成。26.一种网格阵列封装,包含:一个半导体晶片设置于封装板的第一层上,该半导体晶片具有多根电源供给针脚与多根接地针脚;一个电感图案形成于该封装板的第二层上,该电感图案的一端连接到至少该半导体晶片的多根电源供给针脚之一;一个电源供给图案形成于该封装板的第二层上,该电源供给图案连接到该电感图案的一端;和一个通孔用于连接该电源供给图案的其他端与至少多根电源供给针脚之一。27.一种网格阵列封装,包含:一个半导体晶片设置于该封装上,该半导体晶片具有多根电源供给针脚与多根接地针脚;一个滤波元件设置于该封装上,该滤波元件的一端连接到至少该半导体晶片的多根电源供给针脚之一;和一个电源供给图案形成于该封装上,该电源供给图案连接到该滤波元件的其他端。28.如申请专利范围第27项之封装,其中该滤波元件与配置于其附近的电容元件一起构成低通滤波器。29.如申请专利范围第27项之封装,其中该电容元件藉电路图案形成。图式简单说明:第一图A到第一图D表示一种根据本发明的多层印刷电路板的第一个实施例,其中第一图A是多层印刷电路板第一层的平面视图,第一图B是多层印刷电路板第二层的平面视图,第一图C是多层印刷电路板第三层的平面视图,第一图D是多层印刷电路板第四层的平面视图;第二图A到第二图D表示多层印刷电路板上有显示于第一图A到第一图D的电感图案修改成平行状的例子,其中第二图A是多层印刷电路板第一层的平面视图,第二图B是多层印刷电路板第二层的平面视图,第二图C是多层印刷电路板第三层的平面视图,第二图D是多层印刷电路板第四层的平面视图;第三图A到第三图D表示一种根据本发明的多层印刷电路板第二个实施例,其中第三图A是多层印刷电路板第一层的平面视图,第三图B是多层印刷电路板第二层的平面视图,第三图C是多层印刷电路板第三层的平面视图,第三图3是多层印刷电路板第四层的平面视图;第四图A到第四图D表示多层印刷电路板上有显示于第三图A到第三图D的电感图案修改成螺旋状的例子,其中第四图A是多层印刷电路板第一层的平面视图,第四图B是多层印刷电路板第二层的平面视图,第四图C是多层印刷电路板第三层的平面视图,第四图D是多层印刷电路板第四层的平面视图;第五图A到第五图D表示一种根据本发明的多层印刷电路板第三个实施例,其中第五图A是多层印刷电路板第一层的平面视图,第五图B是多层印刷电路板第二层的平面视图,第五图C是多层印刷电路板第三层的平面视图,第五图D是多层印刷电路板第四层的平面视图;第六图A到第六图D表示另一个显示于第五图A到第五图D多层印刷电路板的例子,其中第六图A是多层印刷电路板第一层的平面视图,第六图B是多层印刷电路板第二层的平面视图,第六图C是多层印刷电路板第三层的平面视图,第六图D是多层印刷电路板第四层的平面视图;第七图A到第七图D仍表示另一个显示于第五图A到第五图D多层印刷电路板的例子,其中第七图A是多层印刷电路板第一层的平面视图,第七图B是多层印刷电路板第二层的平面视图,第七图C是多层印刷电路板第三层的平面视图,第七图D是多层印刷电路板第四层的平面视图;第八图A到第八图D表示一种根据本发明的多层印刷电路板第四个实施例,其中第八图A是多层印刷电路板第一层的平面视图,第八图B是多层印刷电路板第二层的平面视图,第八图C是多层印刷电路板第三层的平面视图,第八图D是多层印刷电路板第四层的平面视图;第九图A到第九图D表示多层印刷电路板显示于第八图A到第八图D的另一个例子,其中第八图A是多层印刷电路板第一层的平面视图,第八图B是多层印刷电路板第二层的平面视图,第八图C是多层印刷电路板第三层的平面视图,第八图D是多层印刷电路板第四层的平面视图;第十图A到第十图D表示一种根据本发明的多层印刷电路板第五个实施例,其中第十图A是多层印刷电路板第一层的平面视图,第十图B是多层印刷电路板第二层的平面视图,第十图C是多层印刷电路板第三层的平面视图,第十图D是多层印刷电路板第四层的平面视图;第十一图A到第十一图D表示多层印刷电路板显示于第十图A到第十图D的第二层凹口部分的其他例子,其中第十一图A表示凹口部分的第一个例子的平面视图,第十一图B表示凹口部分的第二个例子的平面视图,第十一图C表示凹口部分的第三个例子的平面视图,第十一图D表示凹口部分的第四个例子的平面视图,第十二图A到第十二图D表示多层印刷电路板显示于第十一图A到第十一图D的另一个例子,其中第十二图A是多层印刷电路板第一层的平面视图,第十二图B是多层印刷电路板第二层的平面视图,第十二图C是多层印刷电路板第三层的平面视图,第十二图D是多层印刷电路板第四层的平面视图;第十三图A到第十三图D表示一种根据本发明的多层印刷电路板第六个实施例,其中第十三图A是多层印刷电路板第一层的平面视图,第十三图B是多层印刷电路板第二层的平面视图,第十三图C是多层印刷电路板第三层的平面视图,第十三图D是多层印刷电路板第四层的平面视图;第十四图A到第十四图D表示一种根据本发明的多层印刷电路板第七个实施例,其中第十四图A是多层印刷电路板第一层的平面视图,第十四图B是多层印刷电路板第二层的平面视图,第十四图C是多层印刷电路板第三层的平面视图,第十四图D是多层印刷电路板第四层的平面视图;第十五图A到第十五图D表示一种根据本发明的多层印刷电路板第八个实施例,其中第十五图A是多层印刷电路板第一层的平面视图,第十五图B是多层印刷电路板第二层的平面视图,第十五图C是多层印刷电路板第三层的平面视图,第十五图D是多层印刷电路板第四层的平面视图;第十六图A到第十六图D表示多层印刷电路板显示于第十五图A到第十五图D的另一个例子,其中第十六图A是多层印刷电路板第一层的平面视图,第十六图B是多层印刷电路板第二层的平面视图,第十六图C是多层印刷电路板第三层的平面视图,第十六图D是多层印刷电路板第四层的平面视图;第十七图表示网格阵列封装第一个实施例的平面视图,此网格阵列封装采用一种根据本发明的多层印刷电路板;第十八图是显示于第十七图的网格阵列封装的底面视图;第十九图是显示于第十七图的网格阵列封装的基板平面视图;第二十图表示网格阵列封装第二个实施例的平面视图,此网格阵列封装采用一种根据本发明的多层印刷电路板;第二十一图是显示于第二十图的网格阵列封装的基板电源供给层的平面视图;第二十二图表示网格阵列封装第三个实施例的平面视图,此网格阵列封装采用一种根据本发明的多层印刷电路板;第二十三图是显示于第二十二图的网格阵列封装的基板电源供给层的平面视图;第二十四图表示网格阵列封装第四个实施例的平面视图,此网格阵列封装采用一种根据本发明的多层印刷电路板;第二十五图是显示于第二十四图的网格阵列封装的基板电源供给层的平面视图;第二十六图是在一个配置中用以说明穿透电流的路径视图,其中被凹口和电源供给包围的部分经由电感图案连接;第二十七图是用以说明流经电路的讯号图案的充电电流的路径视图,其中电路的电源供给图案的一部分是实质地隔离,而且隔离的电源供给图案经由电感构件连接;和第二十八图A到第二十八图D表示一个传统的多层印刷电路板,其中第二十八图A是多层印刷电路板第一层的平面视图,第十六图B是多层印刷电路板第二层的平面视图,第十六图C是多层印刷电路板第三层的平面视图,第十六图D是多层印刷电路板第四层的平面视图; |
