一种时钟生成电路

摘要

一种与具有外部时钟信号(CLK_ex)的内部时钟信号同步的时钟生成电路,具有一延迟电路,其由一组延迟级构成,每个延迟级具有第一充电电路与第一放电电路的一组组合,位沿信号被在第一时间周期期间传送到某一延迟级,并返回第一延迟级,从而在下一脉冲周期产生单触发脉冲,即使脉冲周期波动,延迟电路也使内部时钟信号严格与外部时钟信号同步。

主权项

1、一种时钟生成电路，包含：响应初级时钟信号(CLKex)用于产生第一控制信号(CTL11；CTL11a)的第一控制器；及包括多个串联连接的延迟级(2600-260N；3901-390N；4101-410N；6201-620N/6301-630N；8301-830N)并响应所述第一控制信号用于产生与所述初级时钟信号同步的内部时钟信号的延迟电路(26a；39a；41；62a；74a；83a；91)，其特征在于：所述第一控制器在等于所述初级时钟信号的脉冲周期的第一时间周期内将所述第一控制信号从第一电平(L)变到第二电平(H)，并在等于所述脉冲周期并随所述第一时间周期变化的第二时间周期内从所述第二电平变到所述第一电平，第一补偿控制信号(CTLB11)在所述第一电平与所述第二电平间根据所述第一控制信号补偿地变化而第一输入信号(CTL12)在所述第一时间周期内从无效电平变到有效电平，所述多个第一延迟级通过第一传输线路(A1-AN)及分别与所述第一传输线路成对的第二信号传输线路(B1-BN)串联连接，响应用于产生第一位沿信号(EG1)的所述第一输入信号并在所述第一时间周期自经第一输入信号线路(Ao)连到所述第一控制器的第一延迟级(2600etc.)将所述第一位沿信号向所述多个第一延迟级的某一第一延迟级(Ai)传送，并在所述第二时间周期内自所述某一第一延迟级经所述第一延迟级传送到第一输出信号线路(Bo)；所述多个第一延迟级中的每一级具有：与第一电源电压线路Vd相连并在所述第二时间周期内用所述第一控制信号启动的第一充电电路(QP1/QP2)，从而变为响应第一信号线路上的电势电压对下一延迟级提供自所述第一电源电压线路到来自前面延迟级的所述第一输出信号线路及第二信号线路中的一条电流路径；与在电势上和所述第一电源电压线路不同的第二源电压线路(地线)相连并在所述第一时间周期内用所述第一控制信号启动的第一放电电路(QN1/QN2)，从而变得响应来自所述前面的延迟级的在所述第一输入信号线路中和第一信号线中的一个上的电势电平，所述第一输出信号线路和所述第二信号线路中的一个到所述第二电路电压线路的电流路径，与所述第一电源电压线路相连并在所述第一时间周期内用所述第一补偿控制信号启动的第二充电电路，从而变得与从所述前面延迟级到所述下一延迟级的所述输出信号线路及所述第二信号线路中的一个上的电势电平相应，用于提供从所述第一电源电压线路到所述第一信号线路的电流路径，及与所述第二电源线路相连并在所述第二时间周期内用所述第一补偿控制信号启动的第二放电电路(QN3/QN4)，从而变得与在到所述下一延迟级的所在第二信号线路的的电势电平响应，所述时钟生成电路还包含一与所述第一输出信号线路相连的第一单触发脉冲生成器(27a)，从而在所述第二时间周期内产生与所述初级时钟信号的初级时钟脉冲保持恒定相位关系的第一内部时钟脉冲(PS1)。