| 主权项 |
1.一种积体电路配置之制造方法,其特征为:-在半导体基体(11)之主面(12)中对第一隔离沟渠(13)和第二隔离沟渠(14)进行蚀刻,此二个隔离沟渠界定了主动区(15)之范围,-第一隔离沟渠(13)之宽度较第二隔离沟渠(14)之宽度小,-第一隔离层(16)基本上以保形(conform)之边缘覆盖方式来形成,第一隔离层(16)基本上填满第一隔离沟渠(13),-形成一个光罩(17),其在第一隔离沟渠(13)上方和主动区(15)上方具有开孔(18),其中配置在主动区(15)上方之开孔(18)在侧面上重叠于主动区(15),-第一隔离层(16)藉由非等向蚀刻而被结构化,其中支撑结构(161)形成于第二隔离沟渠(14)上方且间隔物(162)形成于第二沟渠(14)之边缘,-去除光覃(17),-形成一种具有平坦表面之第二隔离层(120),-进行平坦化之层的整平过程使主面(12)裸露在主动区(15)中。2.如申请专利范围第1项之方法,其中配置于主动区(15)上方之光罩(17)的开孔(18)在侧面上重叠于主动区(15)至一段距离处,此段距离至少和第一隔离层(16)之厚度一样大。3.如申请专利范围第1项或第2项之方法,其中藉由非等向性之乾蚀刻来进行平坦化之层的整平过程。4.如申请专利范围第1项之方法,其中-在半导体基体(21)之主面上于蚀刻第一隔离沟渠(25)和第二隔离沟渠(26)之前形成闸极介电质(22)和第一电极层(23),-闸极介电质(22)和第一电极层(23)在蚀刻第一隔离沟渠(25)和第二隔离沟渠(26)时被结构化,-进行平坦化之层的整平过程使已结构化之第一电极层23的表面裸露出来。5.如申请专利范围第4项之方法,其中在蚀刻第一隔离沟渠(25)和第二隔离沟渠(26)之后进行热氧化作用。6.如申请专利范围第4项或第5项之方法,其中为了形成第二隔离层,至少须沈积一层由可流动之氧化物所构成之层(122)且使其融合。7.如申请专利范围第4项之方法,其中-在进行平坦化之层的整平过程之后形成第二电极层(214),-使用共同之光罩对第二电极层(214)和第一电极层(23)进行结构化,其中闸极电极由第一电极层(23)所形成且导线平面(215)(其包含介于闸极电极之间的闸极导线)由第二电极层(214)所形成,-形成源极/汲极区(216),其分别与闸极电极之一形成HOS-电晶体。8.如申请专利范围第7项之方法,其中-至少形成一个n-通道MOS-电晶体和一个p-通道MOS-电晶体,其具有不同掺杂之闸极电极,-为了对闸极电极进行不同之掺杂,已结构化之第一电极层(23)在形成第二电极层(214)之前须进行不同之掺杂。9.如申请专利范围第7项之方法,其中-第一隔离层出SiO2构成,-第一电极层(23)由掺杂之多晶矽所构成,-第二电极层(214)至少含有掺杂之矽,金属矽化物,金属等这些材料中之一及/或有机导体,-半导体基体至少在主面之区域中具有单晶矽。图式简单说明:第一图在蚀刻不同宽度之第一隔离沟渠及第二隔离沟渠之后半导体基体的切面图。第二图以保形之边缘覆盖方式和光罩形成第一隔离层之后半导体基体的切面图。第三图对第一隔离层进行结构化以形成支撑结构和间隔物以及去除光罩之后半导体基体之切面图。第四图在形成一种具有平坦表面之第二隔离层之后的半导体基体。第五图在进行平坦化之层的整平过程(主面可藉此而裸露在主动区中)之后半导体基体之切面图。第六图具有层序列(其包括闸极介电质和第一电极层)之半导体基体的切面图。第七图形成第一隔离沟渠和第二隔离沟渠之后半导体基体的切面图。第八图以保形之边缘覆盖方式和光罩形成第一隔离层之后半导体基体的切面图。第九图对第一隔离层进行结构化以形成支撑结构和间隔物之后半导体基体之切面图。第十图在形成一种具有平坦表面之第二隔离层(其包括平坦化之SiO2-层以及平坦化之光阻层)之后半导体基体之切面图。第十一图在进行平坦化之层的整平过程(第一电极层之表面可藉此而裸露出来)之后半导体基体的切面图。第十二图在形成第二电极层之后半导体基体的切面图。第十三图在第二电极层和已结构化之第一电极层都已结构化之后以及形成源极/汲极区之后半导体基体之俯视图。 |
