| 摘要 |
<P>Un circuit pour affecter un canal de test de taux d'erreurs de bits fonctionne selon un procédé d'affectation de canaux pour produire un état de validation de test de taux d'erreurs de bits et un état d'invalidation de test de taux d'erreurs de bits. Dans l'état de validation de test de taux d'erreurs de bits, le circuit affecte un premier canal (CH0) à un canal de synchronisation de trame, un dix-septième canal (CH16) à un canal de transmission de données en paquets, et un trente-deuxième canal (CH31) à un canal de test de taux d'erreurs de bits. Dans l'état de validation de test de taux d'erreurs de bits, la ligne à grande capacité est testée par l'intermédiaire du canal de test de taux d'erreurs de bits. Dans l'état d'invalidation de test de taux d'erreurs de bits, le circuit réaffecte le dix-septième canal (CH16) à un canal synchrone multi-trames.</P> |
