| 主权项 |
1.一种记忆体驱动电路包含:至少一由多数记忆体元件所构成之记忆体模组;一记忆体控制器用以驱动该记忆体模组;以及一缓冲器,设于该记忆体模组与该记忆体控制器之间,用以接收一来自该记忆体控制器之驱动信号并将该接收之驱动信号传送至该记忆体模组。2.如申请专利范围第1项之记忆体驱动电路,其中该缓冲器之输出阻抗系匹配一线路之输出阻抗俾将该缓冲器连至该记忆体模组。3.如申请专利范围第1项之记忆体驱动电路,其中用以将该缓冲器连至该记忆体模组之该线路之阻抗系设定为一値而该値落入该记忆体模组可忍受之阻抗范围内。4.如申请专利范围第1项之记忆体驱动电路,其中该缓冲器所输出之信号値之转移时间系设定为等于或大于一时间而该信号于该时间内系经由该记忆体模组内而传播者。5.一种记忆体驱动电路包含:至少一连接器而一记忆体模组系连至该连接器;一记忆体控制器用以驱动该记忆体模组;以及一缓冲器,设于该连接器与该记忆体控制器之间,用以接收一来自该记忆体控制器之驱动信号并将该接收之驱动信号传送至该记忆体模组。图式简单说明:第一图系一图式揭示本发明之一记忆体驱动电路之结构;第二图系一图式显示一DRAM之内部组态;第三图系一图式揭示一记忆元之内部组态;第四图系一图式(1)显示第一图之点c之信号波形;第五图系一图式(1)显示第一图之点b之信号波形;第六图系一图式(1)显示第一图之点a之信号波形;第七图系一图式(2)显示第一图之点c之信号波形;第八图系一图式(2)显示第一图之点b之信号波形;第九图系一图式(2)显示第一图之点a之信号波形;以及第十图系一图式揭示一习知记忆体驱动电路之结构。 |
