| 主权项 |
1.一种半导体装置,具备含有一方之电极节点和另外一方之电极节点之电容元件,其特征是上述之电容元件具备有:第1导电型之第1不纯物区域,电连接到上述之一方之电极节点,和被配置在第1导电型之半导体基板区域表面形成互相隔开;多个第1导电层,电连接到上述之第1不纯物区域和在上述半导体基板区域表面上形成指定之形状,而且被配置成物理性的互相分离;和第2导电层,被配置成经由绝缘膜形成与上述多个第1导电层互相面对,和电连接到上述之另外一方之电极。2.一种半导体装置,具备含有一方之电极节点和另外一方之电极节点之电容元件,其特征是上述之电容元件具备有:多个第1导电层,在半导体基板区域表面上分别形成指定之形状,而且被配置成物理性的互相分离;第2导电层,被配置在上述之多个第1导电层上,经由绝缘膜与上述之第1导电层互相面对,和电连接到上述之一方之电极节点;和第3导电层,形成在上述之多个第1导电层和上述之半导体基板区域之间,共同电连接到上述之多个第1导电层和电连接到上述之另外一方之电极节点。3.如申请专利范围第1或2项之半导体装置,其中上述之半导体装置包含有多个记忆单元,形成在与上述之电容元件之形成区域分开之区域,和被配置成行列状;和上述之多个记忆单元分别包含有记忆单元电容器具备有:储存节点电极,形成在与上述第1导电层相同之配线层和由与上述第1导电层相同之材料所形成,用来收纳资讯电荷;和单元板电极,形成在与上述第2导电层相同之配线层和由与上述第2导电层相同之材料所形成,用来接受预定之一定电位。4.如申请专利范围第2项之半导体装置,其中上述之半导体装置包含有多个记忆单元,形成在与上述之电容元件之形成区域分开之区域,和被配置成行列状;上述之多个记忆单元分别包含有记忆单元电容器具备有:(i)储存节点电极,形成在与上述第1导电层相同之配线层和由与上述第1导电层相同之材料所形成,用来收纳资讯电荷;和(ii)单元板电极,形成在与上述第2导电层相同之配线层和由与上述第2导电层相同之材料所形成,用来接受预定之一定电位;和更具备有作为位元线之导电层,被配置成对应到上述之记忆单元行,由与上述第3导电层相同之材料形成在与上述第3导电层相同之配线层,在上述之位元线连接有对应之记忆单元行之记忆单元。5.如申请专利范围第2项之半导体装置,其中上述之半导体装置包含有多个记忆单元,形成在与上述之电容元件之形成区域分开之区域,和被配置成行列状;上述之多个记忆单元分别包含有记忆单元电容器具备有:(i)储存节点电极,形成在与上述第1导电层相同之配线层和由与上述第1导电层相同之材料所形成,用来收纳资讯电荷;和(ii)单元板电极,形成在与上述第2导电层相同之配线层和由与上述第2导电层相同之材料所形成,用来接受预定之一定电位;和更具备有作为字线之导电层,被配置成对应到上述之记忆单元列,由与上述第3导电层相同之材料形成在与上述第3导电层相同之配线层,在上述之字线连接有对应之列之记忆单元。6.一种半导体装置,其特征是具备有:多个第1导电层,在半导体基板区域表面上形成指定之形状,和被配置成物理性的互相分离;第2导电层,被配置成经由绝缘膜与上述之第1导电层互相面对;第3导电层,位于上述之第1导电层之下,与上述之多个第1导电层共同形成,和共同电连接到上述之多个第1导电层;和厚绝缘膜,位于上述第3导电层和上述半导体基板区域之间,形成与上述之第3导电层互相面对。7.如申请专利范围第6项之半导体装置,其中包含有多个记忆单元形成在与上述电容元件之形成区域分开之区域,被配置成行列状,上述之多个记忆单元分别包含有记忆单元电容器具备有:储存节点电极,形成在与上述第1导电层相同之配线层和由与上述第1导电层相同之材料所形成,用来收纳资讯电荷;和单元板电极,形成在与上述第2导电层相同之配线层和由与上述第2导电层相同之材料所形成,用来接受预定之一定电位;和具备有作为位元线之导电层,被配置成对应到上述之记忆单元行,位于与上述第3导电层相同之配线层,由与上述第3导电层相同之材料所形成。8.如申请专利范围第6项之半导体装置,其中更包含有多个记忆单元形成在与上述电容元件之形成区域分开之区域,被配置成行列状,上述之多个记忆单元分别包含有记忆单元电容器具备有:储存节点电极,形成在与上述第1导电层相同之配线层和由与上述第1导电层相同之材料所形成,用来收纳资讯电荷;和单元板电极,形成在与上述第2导电层相同之配线层和由与上述第2导电层相同之材料所形成,用来接受预定之一定电位;和具备有作为字线之导电层,被配置成对应到上述之记忆单元列,位于与上述第3导电层相同之配线层,由与上述第3导电层相同之材料所形成。9.一种半导体装置,其特征是具备有:多个电容元件,串联连接在第1节点和第2节点之间;和电压施加装置,用来将上述第1和第2节点之电压之间之中间电压施加到上述多个电容元件之间之连接节点,使上述各个电容元件之电极间电压成为上述第1和第2节点之电压差之上述多个电容元件之倒数倍以下。10.如申请专利范围第9项之半导体装置,其中上述之第1和第2节点被施加有电压値互异之一定电压。11.如申请专利范围第9或10项之半导体装置,其中上述之电压施加装置包含有电压施加电路被设置成对应到各个连接节点;上述之电压施加电路包含有:控制电压产生装置,用来产生上述第1和第2节点间之电压之间之电压位准之第1和第2控制电压;第1和第2电晶体元件,依照上述第1和第2控制电压和输出节点之电压之差,以推挽式态样进行动作;和上述之输出节点被连接到对应之连接节点。图式简单说明:第一图表示适用于本发明之DRAM之记忆单元之构造。第二图表示DRAM之闸极电容器和记忆单元电容器之每个单位面积之电容量之关系。第三图表示依照本发明之半导体装置之构造之一实例。第四图表示第三图所示之半导体装置之变更例之构造。第五图(A)表示依照本发明之半导体装置之另一构造,(B)表示其动作波形。第六图(A)表示适用于本发明之更另一构造,(B)是波形图,用来表示其动作。第七图表示依照本发明之半导体装置之更另一构造。第八图概略的表示适用于本发明之DRAM之记忆单元之剖面构造。第九图表示本发明之实施形态1之电容元件之剖面构造和平面布置。第十图(A)表示本发明之实施形态1之电容元件之单元电容元件之电性等値电路,(B)表示依照本发明之电容元件之电性等値电路。第十一图表示本发明之实施形态1之第1变更例和其单位电容元件之电性等値电路。第十二图表示本发明之实施形态1之第2变更例之构造。第十三图概略的表示本发明之实施形态1之第3变更例之构造。第十四图概略的表示本发明之实施形态1之第4变更例之构造。第十五图概略的表示本发明之实施形态1之第5变更例之构造。第十六图概略的表示本发明之实施形态1之第6变更例之构造。第十七图表示本发明之实施形态1之第7变更例之构造之电性等値电路。第十八图表示本发明之实施形态1之电容元件之平面配置。第十九图表示本发明之实施形态1之电容元件之另一平面布置。第二十图表示本发明之实施形态2之电容元件之剖面构造和电性等値电路。第二十一图表示本发明之实施形态2之第1变更例之概略剖面构造和电性等値电路。第二十二图表示本发明之实施形态2之第2变更例之概略剖面构造和电性等値电路。第二十三图表示本发明之实施形态2之第3变更例之概略剖面构造和电性等値电路。第二十四图表示本发明之实施形态2之第4变更例之概略剖面构造和电性等値电路。第二十五图表示本发明之实施形态2之第5变更例之概略剖面构造和电性等値电路。第二十六图表示本发明之实施形态2之第7变更例之概略剖面构造。第二十七图表示本发明之实施形态3之电容元件之概略剖面构造和电性等値电路。第二十八图表示本发明之实施形态3之第1变更例之概略剖面构造和电性等値电路。第二十九图表示本发明之实施形态3之第2变更例之概略剖面构造和电性等値电路。第三十图表示本发明之实施形态3之第3变更例之概略剖面构造和电性等値电路。第三十一图表示本发明之实施形态3之第4变更例之概略剖面构造和电性等値电路。第三十二图表示本发明之实施形态3之第5变更例之概略剖面构造和电性等値电路。第三十三图表示本发明之实施形态3之第7变更例之概略剖面构造。第三十四图表示本发明之实施形态4之电容元件之概略剖面构造和电性等値电路。第三十五图表示本发明之实施形态4之第1变更例之概略剖面构造和电性等値电路。第三十六图表示本发明之实施形态4之第2实施例之概略剖面构造和电性等値电路。第三十七图表示本发明之实施形态4之第5变更例之概略剖面构造和电性等値电路。第三十八图表示本发明之实施形态4之第6变更例之概略剖面构造和电性等値电路。第三十九图表示本发明之实施形态5之第7变更例之概略剖面构造和电性等値电路。第四十图表示具备有本发明之实施形态4之电容元件之半导体装置之概略构造和其动作波形。第四十一图表示具备有本发明之实施形态4之电容元件之半导体装置之另一构造及其动作波形。第四十二图表示具备有本发明之实施形态4之电容元件之半导体装置之更另一构造及其动作波形。第四十三图表示具备有本发明之实施形态4之电容元件之半导体装置之更另一构造及其动作波形。第四十四图表示具备有本发明之实施形态4之电容元件之半导体装置之更另一构造。第四十五图是信号波形图,用来表示第四十四图所示之半导体装置之动作。第四十六图表示本发明之实施形态1至3之电容元件之每单位面积之电容量和DRAM之记忆容量之关系。第四十七图表示依照本发明之实施形态5之电容元件之平面布置,剖面构造和电性等値电路。第四十八图表示本发明之实施形态5之半导体装置之另一构造。第四十九图表示本发明之实施形态5之半导体装置之更另一构造。第五十图表示本发明之实施形态5之半导体装置之更另一构造。第五十一图表示本发明之实施形态5之变更例之构造。第五十二图概略的表示本发明之实施形态5之变更例之构造。第五十三图概略的表示本发明之实施形态5之另一变更例之构造。第五十四图用来说明本发明之实施形态6之电容元件和一方之电极节点和DRAM记忆单元电容器之储存节点之布置和本发明之实施形态6之效果。第五十五图概略的表示依照本发明之实施形态7之电容元件之构造。第五十六图表示第五十五图所示之中间电压施加电路之变更例构造。第五十七图表示第五十五图所示之中间电压施加电路之更另一构造。第五十八图(A)和第五十八图(B)表示第五十七图所示之控制电压产生电路之内部构造。第五十九图表示第五十七图所示之控制电压电路之变更例之构造。第六十图表示本发明之实施形态7之变更例之构造。第六十一图概略的表示依照本发明实施形态7之半导体装置之更另一构造。第六十二图表示第六十一图所示之中间电压施加电路之变更例之构造。第六十三图表示第六十一图所示之中间电压施加电路之更另一变更例之构造。 |
