| 主权项 |
1.一种在二可定基准至不同地电位之电路间提供de 隔离之 隔离电路,包含:一输出缓冲器,在上述电路之一上 连接 为送出一信号,至一输出节点;一输入缓冲器,在另 一上 述电路上连接为接收一在输入节点上之信号;以及 一电容 ,连接在上述输出与输入节点之间;上述输入缓冲 器包含 电路,供抵抗自电容之电荷泄漏。2.根据申请专利 范围第1项之电路,其中上述电容为一单 一电容器。3.根据申请专利范围第1项之电路,其中 上述电容为超过 一电容器。4.根据申请专利范围第1项之电路,其中 上述信号为一数 位信号。5.根据申请专利范围第1项之电路,其中上 述予以隔离之 一及另一电路为包含在各别第一及第二积体电路 装置上。6.根据申请专利范围第5项之电路,其中上 述抵抗自电容 电荷泄漏之电路为一滙流排保持电路。7.根据申 请专利范围第6项之电路,其中上述滙流排保持 电路系在上述第二积体电路装置内部。8.根据申 请专利范围第6项之电路,其中上述滙流排保持 电路系在上述第二积体电路装置外部。9.根据申 请专利范围第1项之电路,其中上述抵抗自电容 器电荷泄漏之电路包含一滙流排保持电路。10.根 据申请专利范围第9项之电路,其中上述滙流排保 持 器提供少于输出缓冲器之驱动。11.根据申请专利 范围第9项之电路,其中上述输入缓冲器 包含一第一反相器,并且上述滙流排保持器包含一 在反方 向连接越过第一反相器之第二反相器。12.根据申 请专利范围第11项之电路,其中上述滙流排保 持器包含一p-沟道MOS装置及一n-沟道MOS装置,连接 在供 给电压与地电位之间,该MOS装置有闸连接至第一反 相器 之输出,以及汲极连接至第一反相器之输入。13.根 据申请专利范围第1项之电路,其中上述予以隔离 之 电路之一之输出节点为一输入/输出节点,并且另 包含一 包含在上述予以隔离之电路之一之第二输入缓冲 器,该第 二输入缓冲器有一输入连接至上述输入/输出节点 ,并且 再另包含一在上述予以隔离之电路之一之第二电 路供抵抗 自电容之电荷泄漏。14.根据申请专利范围第1项之 电路,其中上述抵抗自电容 器电荷泄漏之电路包含:一与上述输出缓冲器关联 之信号 线码器及一与上述输入缓冲器关联之信号解码器 。15.一种在定基准至不同地电位之第一与第二电 路间提供 de隔离之隔离电路,包含:一变压器,有第一及第二 变压 器线圈;上述变压器之第一线圈连接至上述第一电 路之地 线及连接至第一电路之输出节点,并且上述变压器 之第二 线圈连接至第二电路之地线及第二电路之输入节 点;一信 号输出缓冲器,在上述第一电路连接至输出节点; 一在上 述第二电路之信号输入缓冲器,该信号输入缓冲器 连接至 上述输入节点并构造为在上述输入节点保持希望 之状态, 而不管电荷来上述电容之泄漏。16.根据申请专利 范围第15项之电路,另包含一第一电容 连接在上述第一电路之信号输出节点与上述变压 器之第一 线圈之第二侧面之间,及一在上述第二电路之一信 号输入 节点与上述变压器之第二线圈之第二侧面间之第 二电容。17.根据申请专利范围第16项之电路,其中 上述第一及第 二电容各为单一电容器。18.根据申请专利范围第 16项之电路,其中上述第一及第 二电容各为超过一电容器。19.根据申请专利范围 第16项之电路,其中上述予以隔离 之第一及第二电路系在第一及第二积体电路装置 上。20.根据申请专利范围第19项之电路,其中上述 信号输入 缓冲器包含一滙流排保持电路。21.根据申请专利 范围第20项之电路,其中上述滙流排保 持电路系在含有上述输入缓冲器之上述积体电路 内部。22.根据申请专利范围第20项之电路,其中上 述滙流排保 持电路系在含有上述输入缓冲器之上述积体电路 外部。23.根据申请专利范围第16项之电路,其中上 述信号输入 缓冲器各包含一滙流排保持电路。24.根据申请专 利范围第23项之电路,其中上述输入缓冲 器包含一第一反相器,并且上述滙流排保持器包含 一在反 方向连接越过第一反相器之第二反相器。25.根据 申请专利范围第24项之电路,其中上述滙流排保 持器提供少于上述输出缓冲之驱动。26.根据申请 专利范围第24项之电路,其中上述滙流排保 持器一包含p-沟道MOS装置及一n-沟道MOS装置,连接 在供 给电压与地电位之间,上述MOS装置有闸连接至第一 反相 器之输出及汲极连接至第一反相器之输入。27.根 据申请专利范围第16项之电路,其中上述信号为一 数位信号。28.根据申请专利范围第16项之电路,其 中上述输出节点 为一输入/输出节点,并且另包含一包含在第一电 路之第 二输入缓冲器,有一输入连接至上述输入/输出节 点,第 二输入缓冲器予以构造为在上述输入/输出节点保 持所希 望状态,而不管自上述电容之电荷泄漏。29.根据申 请专利范围第15项之电路,其中上述信号输出 缓冲器包含一信号编码器。30.一种在第一电路与 第二电路之间提供de隔离之方法, 其中该第一电路之地电位可为不同于第二电路之 地电位, 包含:将一电容连接在上述第一电路之信号输出节 点与第 二电路之信号输入节点之间;在上述有一输出连接 至输出 节点之第一电路提供一信号输出缓冲器;在上述第 二电路 提供一信号输入缓冲器连接至上述输入节点,该信 号输入 缓冲器予以构造为在输入缓冲器之输入保持希望 之状态, 而不管自上述电容之电荷泄漏。31.根据申请专利 范围第30项之方法,其中上述连接一电 容之步骤包含连接许多互相连接之电容器以提供 上述电容 。32.根据申请专利范围第30项之方法,其中上述连 接一电 容之步骤包含连接一单一电容器以提供上述电容 。33.根据申请专利范围第30项之方法,其中上述提 供信号 输入缓冲器之步骤包含提供一有一输入连接至上 述输入/ 输出节点及一输出连接至上述电路之第一反相器, 及提供 一滙流排保持器越过上述反相器,以保持该反相器 之电流 状态,而不管自上述电容器之电荷泄漏。34.根据申 请专利范围第33项之方法,其中上述提供滙流 排保持器之步骤包含提供一第二反相器在与第一 反相器相 反之方向越过上该第一反相器。35.根据申请专利 范围第34项之方法,其中上述提供一第 二反相器之步骤包含提供一p-沟道MOS装置及一n-沟 道MOS 装置,连接在供给电压与地电位之间,该MOS装置有 闸连 接至第一反相器之输出及汲极连接至第一反相器 之输入。36.根据申请专利范围第30项之方法,其中 上述输入节点 为一输入/输出节点,并且另包含在上述第二电路 提供一 第二信号输出缓冲器,该第二信号输出缓冲器连接 为送出 输出信号至输入/输出节点之输出。37.一种在第一 电路与第二电路之间提供de隔离之方法, 其中该第一电路之地电位可不同于该第二电路之 地电位, 包含:将一变压器第一线圈之一侧连接至上述第一 电路之 地线,及该变压器第二线圈之一侧连接至上述第二 电路之 地线;将一第一电容连接在上述第一电路之信号输 出节点 与上述变压器第一线圈之第二侧之间;将一第二电 容连接 在上述第二电路之信号输入节点与上述变压器该 第二线圈 之第二侧之间;在连接至上述输出节点之上述第一 电路中 提供一信号输出缓冲器;在连接至上述输入节点之 上述第 二电路中提供一信号输入缓冲器,该信号输入缓冲 器予以 构造为在该输入缓冲器之输入保持希望之状态,而 不管自 上述电容电荷之泄漏。38.根据申请专利范围第37 项之方法,其中上述提供信号 输入缓冲器之步骤包含提供一有一输入连接至上 述输入节 点及一输出连接至上述电路之第一反相器,以及提 供一滙 流排保持器越过上述反相器,以保持该反相器之电 流状态 ,而不管自上述电容之电荷泄漏。39.根据申请专利 范围第38项之方法,其中上述提供滙流 排保持器之步骤包含提供一第二反相器在与第一 反相器相 反之方向越过该第一反相器。40.根据申请专利范 围第39项之方法,其中上述提供一第 二反相器之步骤包含提供一p-沟道MOS装置及一n-沟 道MOS 装置,连接在供给电压与地电位之间,上述MOS装置 有闸 连接至上述第一反相器之输出及汲极连接至该第 一反相器 之输入。41.根据申请专利范围第37项之方法,其中 上述输出节点 为一输入/输出节点,并且另包含在上述第一电路 提供一 第二信号输入缓冲器,连接为接收来自上述输入/ 输出节 点之信号,该信号输入缓冲器予以构造为在该第二 输入缓 冲之输入保持希望之状态,而不管自上述电容之电 荷泄漏 。图式简单说明:第一图为一用以根据本发明之较 佳实施 例,使二积体电路装置隔离之隔离电路之电路略图 。第二 图为一根据本发明之较佳实施例所构成之输入缓 冲器电路 之电路略图。第三图为一根据本发明之较佳实施 例,供使 用变压器隔离电路使二积体电路装置隔离之隔离 电路之电 路略图。 |
